ZHCSY91 May 2025 LMK5C23208A
PRODUCTION DATA
LMK5C23208A 具有两个基准输入、三个数字 PLL (DPLL)、三个集成了 VCO 的模拟 PLL (APLL) 和 8 个输出时钟。BAW APLL (APLL3) 使用具有极高品质因数的超高性能 BAW VCO (VCBO)，因此更大限度减少了对外部振荡器 (XO) 输入时钟的相位噪声或频率的依赖性。TI 的 VCBO 技术可降低整体设计成本，以满足自由运行和保持频率稳定性的要求。需要 XO、TCXO 或 OCXO 输入，并且必须根据系统保持稳定性要求进行选择。每个 APLL 都可以由相应的 DPLL 控制，从而允许 APLL 域锁定到 DPLL 基准输入以生成同步时钟。每个 APLL 都可以从 XO 端口或另一个 APLL 分频时钟选择基准。每个 DPLL 都可以从基准输入 INx 中选择同步输入基准，或者通过选择来自级联分频器之一的反馈来对齐到另一个 APLL 域。
DPLL 基准输入多路复用器支持基于优先级和基准信号监控标准的自动输入选择。也可以通过软件或引脚控制来手动选择输入。器件在基准源之间提供 无中断切换，以及专有的相位抵消和相位转换控制功能，可实现出色的相位扩展和瞬态性能。基准输入监控块可监测时钟输入，在检测到基准缺失 (LOR) 时可执行无中断切换或保持。一旦违反为输入监测器设置的阈值限制，其中包括频率、漏脉冲和早期脉冲、矮脉冲和 1PPS（每秒脉冲）检测器，就会检测到 LOR 情况。可以依据基准时钟输入来设置和启用每个输入检测器的阈值限制。调优字历史记录监测器功能根据锁定时的历史平均频率确定进入保持状态时的初始输出频率精度，从而最大限度减少 LOR 情况期间的频率和相位干扰。
LMK5C23208A 具有 8 个带可编程输出驱动器类型的输出，最多允许 8 个差分时钟或差分时钟与单端时钟的组合。最多可以为 4 个单端 1.8V 或 2.65V LVCMOS 时钟（每个时钟来自 OUT0 和 OUT1 的 _P 输出和 _N 输出）配置 6 个差分输出时钟。
每个输出时钟通过输出多路复用器从其中一个受支持的 APLL/VCO 域获得。输出 0 (OUT0) 和输出 1 (OUT1) 最为灵活，可以从 XO、基准输入或任何 APLL 域选择源。输出 0 (OUT0) 和输出 1 (OUT1) 以及 节 8.3.13 分频器提供的任何其他差分输出均支持 SYSREF 或 1PPS 输出。输出分频器具有同步 (SYNC) 功能，允许多个输出的相位对齐。零延迟模式 (ZDM) 还可以在提供给 OUT0 的任何 DPLL 时钟与所选基准输入之间实现确定性相位对齐。
为了支持 IEEE 1588 PTP 辅助时钟或其他时钟控制应用，DPLL 支持频率分辨率低于 1ppt（万亿分之一）的 DCO 模式，可通过软件或引脚控制实现精确的频率和相位调整。
该器件通过 I2C 或 SPI 完全可编程，并且支持通过出厂预编程的内部 ROM 页进行启动频率配置。可编程的 EEPROM 覆盖层 允许对与 APLL 和输出配置相关的寄存器进行 POR 配置，提供灵活的上电输出时钟。DPLL 配置不由 EEPROM 值设置，而是根据 ROM 详细说明 进行初始化，并且使用串行控制接口完全可编程。内部 LDO 稳压器提供出色的 PSNR 功能，可降低供电网络的成本和复杂性。通过 GPIO 状态引脚和中断寄存器回读可以查看时钟输入和 PLL 监控状态，从而支持全面的诊断功能。