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ZHCSY91 May 2025 LMK5C23208A

PRODUCTION DATA

封装选项

8.2.2.3 APLL 与 DPLL 级联

图 8-6 展示了从 BAW APLL 级联的 APLL1 和 APLL2。当 APLL1 和 APLL2 获取锁时，会将 VCBO 保持在标称中心频率 2457.6MHz 附近。随后，BAW APLL 将 VCBO 频率锁定至外部 XO 输入并以自由运行模式运行，直到检测到有效的基准输入。

级联的 PLL 锁定到源 VCO 的分频频率。如果检测到有效 DPLL 基准输入的时间超过最短有效时间，DPLL 开始锁定获取基准输入。每个 DPLL TDC 将所选基准输入时钟的相位与来自相应 VCO 的 FB 分频器时钟进行比较，并生成一个与相位误差对应的数字校正字。开始时，DPLL TDC 直接使用无滤波校正字来消除相位误差。然后，后续的校正字由 DLF 进行滤波，而 DLF 输出将控制 APLL N 分频器 SDM 以使 VCO 频率锁定到基准输入。

使用 VCBO 作为 APLL1 或 APLL2 的级联源可为 APLL 提供高频、超低抖动的基准时钟。如果 XO/TCXO/OCXO 频率较低或相位噪声性能较差，这种独特的级联功能可以提供改进的近端相位噪声性能。请注意，在级联 DPLL 运行模式下，锁定 DPLL3 后将实现最佳抖动性能和频率稳定性。

当 DPLL3 级联到另一个 DPLLx 或 APLLx 时，DPLL3 锁定状态会影响另一个 DPLLx 锁定状态。如果 BAW APLL 处于自由运行模式或保持模式，即使级联的 DPLLx 可以保持在锁定状态，VCBO 频率偏移 ppm 值也可能会向 APLLx 输出引入类似的频率偏移。在此配置示例中，妥善做法是监控 BAW APLL 和另一个 APLLx 的锁定状态。或者，在启动时，首先验证 DPLL3 和 BAW APLL 是否已锁定；接下来，切换另一个 APLLx 启用（APLLx_EN 位 = 0 → 1）以校准 VCOx；然后，仔细检查 APLLx 锁定状态。

在上面的示例中，BAW APLL 是上游 APLL，而 APLL1 和 APLL2 是下游 APLL。如果有系统启动时钟时序要求，APLL1 或 APLL2 也可以配置为上游 APLL。

当级联 APLL 时，下游 APLL 可以使用 DPLL 或者旁路掉并关断 DPLL（根据性能要求而定）。如果在上述 APLL 级联模式下禁用了另一个 DPLLx，则可以使用仅 DPLL3 级联模式。在这种情况下，VCO1 或 VCO2 可以在 DPLL3 锁定获取期间和锁定模式中跟随 VCBO 域，从而允许用户将 APLL1 或 APLL2 的时钟域同步到 DPLL3 基准输入。

禁用 DPLL 后，妥善做法是使用 24 位分子和可编程的 24 位分母（而不是固定的 40 位分母），从而消除从 APLL 基准到输出的频率误差。

不要将一个 VCO 输出级联到同一个 DPLL+APLL 对的 DPLL 基准和 APLL 基准。

图 8-5 启用 DPLL 的 APLL 级联示例

图 8-6 禁用 DPLL 的 APLL 级联示例

封装选项

机械数据 (封装 | 引脚)

散热焊盘机械数据 (封装 | 引脚)

订购信息

8.2.2.3 APLL 与 DPLL 级联