LMK5C23208A
- 基于
BAW VCO 的超低抖动无线基础设施和以太网时钟
- 在 491.52MHz 下典型 RMS 抖动为 40fs，最大 RMS 抖动为 57fs
- 在 245.76MHz 下典型 RMS 抖动为 50fs，最大 RMS 抖动为 62fs
-
2 个高性能数字锁相环 (DPLL) 搭配 3 个模拟锁相环 (APLL)
- 可编程 DPLL 环路带宽范围为 1mHz 至 4kHz
- DCO 频率调节步长 < 1ppt
- 2 个差分或单端 DPLL 输入
- 1Hz (1PPS) 至 800MHz 输入频率
- 数字 保持 和 无中断切换
-
8
个采用可编程 HSDS、AC-LVPECL、LVDS 和 HSCL 格式的差分输出
- 当在 OUT0_P/N、OUT1_P/N、GPIO1 和 GPIO2 上配置 6 个 LVCMOS 频率输出并在 OUT3_P/N 至 OUT15_P/N 上配置 6 个差分输出时，最多总共 12 个频率输出
- 支持可编程摆幅和共模的 1Hz (1PPS) 至 1250MHz 输出频率
- 符合 PCIe 第 1 代到第 6 代标准
- I2C 或 3 线/4 线 SPI
LMK5C23208A 是一款高性能网络同步器和抖动清除器，旨在满足无线通信和基础设施应用的严格要求。
器件集成了 2 个 DPLL 和 3 个 APLL，可通过可编程环路带宽 (LBW) 提供无中断切换和抖动衰减功能，具备一个外部环路滤波器，充分提升了灵活性和易用性。
APLL3 具有超高性能 PLL 和 TI 专有的体声波 (BAW) 技术。BAW APLL 可以生成 491.52MHz 输出时钟，其 RMS 抖动典型值为 40fs / 最大值为 60fs（12kHz 至 20MHz），而不受 DPLL 基准输入的频率和抖动特性的影响。APLL2 和 APLL1（传统 LC VCO）提供用于第二或第三频率域和/或同步域的选项。
基准验证电路会监测 DPLL 基准输入，并在检测到或丢失输入时自动执行无中断切换。零延迟模式 (ZDM) 可控制输入和输出之间的相位关系。
该器件可通过 I2C 或 SPI 进行全面编程。集成的 EEPROM 可用于自定义系统启动时钟。该器件还具有出厂默认的 ROM 配置文件作为备用选项。
技术文档
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| 顶层文档 | 类型 | 标题 | 格式选项 | 下载最新的英语版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 数据表 | 适用于无线通信和 且具有 BAW VCO 和 JED204B/JED204C 的 LMK5C23208A 2-DPLL 3-APLL 2 路输入 8 路输出 网络同步器 数据表 | PDF | HTML | 英语版 | PDF | HTML | 2025-5-20 |
| 应用手册 | 差分及单端信号的端接指南 | PDF | HTML | 英语版 | PDF | HTML | 2025-12-19 | |
| 用户指南 | LMK5C23208A 编程人员指南 (Rev. A) | PDF | HTML | 英语版 (Rev.A) | PDF | HTML | 2025-11-26 | |
| 应用手册 | PLL 器件的振荡器电源考虑因素 | PDF | HTML | 英语版 | PDF | HTML | 2025-11-19 |
设计与开发
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| 封装 | 引脚 | CAD 符号、封装和 3D 模型 |
|---|---|---|
| VQFN (RGC) | 64 | Ultra Librarian |
订购和质量
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