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ZHCSSS9C March 2023 – January 2025 AM62A1-Q1 , AM62A3 , AM62A3-Q1 , AM62A7 , AM62A7-Q1

PRODUCTION DATA

1
1 特性
2 应用
3 说明
1. 3.1 功能方框图
4 器件比较
1. 4.1 相关产品
5 端子配置和功能
1. 5.1 引脚图
2. 5.2 引脚属性
  1. 11
  2. 12
3. 5.3 信号说明
  1. 14
  2. 5.3.1 CPSW3G
    1. 5.3.1.1 MAIN 域
      1. 17
      2. 18
      3. 19
      4. 20
  3. 5.3.2 CPTS
    1. 5.3.2.1 MAIN 域
      1. 23
  4. 5.3.3 CSI-2
    1. 5.3.3.1 MAIN 域
      1. 26
  5. 5.3.4 DDRSS
    1. 5.3.4.1 MAIN 域
      1. 29
  6. 5.3.5 DSS
    1. 5.3.5.1 MAIN 域
      1. 32
  7. 5.3.6 ECAP
    1. 5.3.6.1 MAIN 域
      1. 35
      2. 36
      3. 37
  8. 5.3.7 仿真和调试
    1. 5.3.7.1 MAIN 域
      1. 40
    2. 5.3.7.2 MCU 域
      1. 42
  9. 5.3.8 EPWM
    1. 5.3.8.1 MAIN 域
      1. 45
      2. 46
      3. 47
      4. 48
  10. 5.3.9 EQEP
    1. 5.3.9.1 MAIN 域
      1. 51
      2. 52
      3. 53
  11. 5.3.10 GPIO
    1. 5.3.10.1 MAIN 域
      1. 56
      2. 57
    2. 5.3.10.2 MCU 域
      1. 59
  12. 5.3.11 GPMC
    1. 5.3.11.1 MAIN 域
      1. 62
  13. 5.3.12 I2C
    1. 5.3.12.1 MAIN 域
      1. 65
      2. 66
      3. 67
      4. 68
    2. 5.3.12.2 MCU 域
      1. 70
    3. 5.3.12.3 WKUP 域
      1. 72
  14. 5.3.13 MCAN
    1. 5.3.13.1 MAIN 域
      1. 75
    2. 5.3.13.2 MCU 域
      1. 77
      2. 78
  15. 5.3.14 MCASP
    1. 5.3.14.1 MAIN 域
      1. 81
      2. 82
      3. 83
  16. 5.3.15 MCSPI
    1. 5.3.15.1 MAIN 域
      1. 86
      2. 87
      3. 88
    2. 5.3.15.2 MCU 域
      1. 90
      2. 91
  17. 5.3.16 MDIO
    1. 5.3.16.1 MAIN 域
      1. 94
  18. 5.3.17 MMC
    1. 5.3.17.1 MAIN 域
      1. 97
      2. 98
      3. 99
  19. 5.3.18 OSPI
    1. 5.3.18.1 MAIN 域
      1. 102
  20. 5.3.19 电源
    1. 104
  21. 5.3.20 保留
    1. 106
  22. 5.3.21 系统和其他
    1. 5.3.21.1 启动模式配置
      1. 5.3.21.1.1 MAIN 域
        
        110
    2. 5.3.21.2 时钟
      1. 5.3.21.2.1 MCU 域
        
        113
      2. 5.3.21.2.2 WKUP 域
        
        115
    3. 5.3.21.3 系统
      1. 5.3.21.3.1 MAIN 域
        
        118
      2. 5.3.21.3.2 MCU 域
        
        120
      3. 5.3.21.3.3 WKUP 域
        
        122
    4. 5.3.21.4 VMON
      1. 124
  23. 5.3.22 计时器
    1. 5.3.22.1 MAIN 域
      1. 127
    2. 5.3.22.2 MCU 域
      1. 129
    3. 5.3.22.3 WKUP 域
      1. 131
  24. 5.3.23 UART
    1. 5.3.23.1 MAIN 域
      1. 134
      2. 135
      3. 136
      4. 137
      5. 138
      6. 139
      7. 140
    2. 5.3.23.2 MCU 域
      1. 142
    3. 5.3.23.3 WKUP 域
      1. 144
  25. 5.3.24 USB
    1. 5.3.24.1 MAIN 域
      1. 147
      2. 148
4. 5.4 引脚连接要求
6 规格
7 详细说明
8 应用、实施和布局
9 器件和文档支持
10修订历史记录
11机械、封装和可订购信息
1. 11.1 封装信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)

ANF|484
AMB|484

散热焊盘机械数据 (封装 | 引脚)

订购信息

6.6 运行性能点

表 6-1 定义了每个器件速度等级的时钟的最大工作频率，表 6-2 定义了器件子系统和内核时钟的仅有有效运行性能点 (OPP)。

表 6-1 器件速度等级

速度等级	VDD_CORE (V)⁽¹⁾	最大工作频率 (MHz)									最大转换率 (MT/s)⁽²⁾
速度等级	VDD_CORE (V)⁽¹⁾	A53SS (Cortex-A53x)	C7x	主 SYSCLK	MCU R5F / SYSCLK	设备管理器 R5F / CLK	HSM	VPAC	VENC / VDEC	MJPEG	LPDDR4
M	0.75/0.85	800	500	500	800 / 400	800 / 400	400	375	400	250	3200
N	0.75	800	850	500	800 / 400	800 / 400	400	375	400	250	3200
N	0.85	800	1000	500	800 / 400	800 / 400	400	375	400	250	3200
O	0.75/0.85	1000	500	500	800 / 400	800 / 400	400	375	400	250	3200
P	0.75/0.85	1000	500	500	800 / 400	800 / 400	400	375	400	250	3733
Q	0.75	1000	850	500	800 / 400	800 / 400	400	375	400	250	3200
Q	0.85	1000	1000	500	800 / 400	800 / 400	400	375	400	250	3200
R	0.75	1000	850	500	800 / 400	800 / 400	400	375	400	250	3733
R	0.85	1000	1000	500	800 / 400	800 / 400	400	375	400	250	3733
S	0.75	1250	500	500	800 / 400	800 / 400	400	375	400	250	3200
S	0.85	1400	500	500	800 / 400	800 / 400	400	375	400	250	3200
T	0.75	1250	500	500	800 / 400	800 / 400	400	375	400	250	3733
T	0.85	1400	500	500	800 / 400	800 / 400	400	375	400	250	3733
U	0.75	1250	850	500	800 / 400	800 / 400	400	375	400	250	3200
U	0.85	1400	1000	500	800 / 400	800 / 400	400	375	400	250	3200
V	0.75	1250	850	500	800 / 400	800 / 400	400	375	400	250	3733
V	0.85	1400	1000	500	800 / 400	800 / 400	400	375	400	250	3733

(1) 额定工作电压，请参阅建议运行条件。

(2) 最大 DDR 频率将根据系统中使用的特定存储器类型（供应商）以及根据 PCB 实现进行限制。有关实现最大 DDR 频率的适当 PCB 实现，请参阅 DDR 电路板设计和布局布线指南。

表 6-2 器件运行性能点

OPP	A53SS⁽¹⁾	C7x	固定工作频率选项 (MHz)⁽²⁾							MT/s⁽³⁾
OPP	A53SS⁽¹⁾	C7x	主 SYSCLK	MCU R5F / SYSCLK	设备管理器 R5F / CLK	HSM	VPAC	VENC / VDEC	MJPEG	LPDDR4
高电平	从 ARM0 PLL 旁路至速度等级最大值	从 C7x PLL 旁路至速度等级最大值	500	800 / 400	800 / 400	400	187.5，或 375	400、 200 或 100	250	从 DDR PLL 旁路⁽⁴⁾ 至速度等级最大值
低	从 ARM0 PLL 旁路至速度等级最大值	从 C7x PLL 旁路至速度等级最大值	250	400 / 200	400 / 133	133	187.5，或 375	400、 200 或 100	250	从 DDR PLL 旁路⁽⁴⁾ 至速度等级最大值

(1) 默认工作频率，在启动时由软件设置。支持启动后动态频率调节。

(2) 固定工作频率，在启动时由软件设置。

(3) 最大 DDR 频率将根据系统中使用的特定存储器类型（供应商）以及根据 PCB 实现进行限制。有关实现最大 DDR 频率的适当 PCB 实现，请参阅 DDR 电路板设计和布局布线指南。

(4) 源自 DDR0_CK0 和 DDR0_CK0_n 的 DDR PLL 输出，通常以频率单位定义。因此，在旁路模式下运行时，“DDR PLL 旁路”事务速率等于 DDR PLL 输出频率的 2 倍。