ZHCSSS9 数据表 | 德州仪器 TI.com.cn

ZHCSSS9C March 2023 – January 2025 AM62A1-Q1 , AM62A3 , AM62A3-Q1 , AM62A7 , AM62A7-Q1

PRODUCTION DATA

1
1 特性
2 应用
3 说明
1. 3.1 功能方框图
4 器件比较
1. 4.1 相关产品
5 端子配置和功能
1. 5.1 引脚图
2. 5.2 引脚属性
  1. 11
  2. 12
3. 5.3 信号说明
  1. 14
  2. 5.3.1 CPSW3G
    1. 5.3.1.1 MAIN 域
      1. 17
      2. 18
      3. 19
      4. 20
  3. 5.3.2 CPTS
    1. 5.3.2.1 MAIN 域
      1. 23
  4. 5.3.3 CSI-2
    1. 5.3.3.1 MAIN 域
      1. 26
  5. 5.3.4 DDRSS
    1. 5.3.4.1 MAIN 域
      1. 29
  6. 5.3.5 DSS
    1. 5.3.5.1 MAIN 域
      1. 32
  7. 5.3.6 ECAP
    1. 5.3.6.1 MAIN 域
      1. 35
      2. 36
      3. 37
  8. 5.3.7 仿真和调试
    1. 5.3.7.1 MAIN 域
      1. 40
    2. 5.3.7.2 MCU 域
      1. 42
  9. 5.3.8 EPWM
    1. 5.3.8.1 MAIN 域
      1. 45
      2. 46
      3. 47
      4. 48
  10. 5.3.9 EQEP
    1. 5.3.9.1 MAIN 域
      1. 51
      2. 52
      3. 53
  11. 5.3.10 GPIO
    1. 5.3.10.1 MAIN 域
      1. 56
      2. 57
    2. 5.3.10.2 MCU 域
      1. 59
  12. 5.3.11 GPMC
    1. 5.3.11.1 MAIN 域
      1. 62
  13. 5.3.12 I2C
    1. 5.3.12.1 MAIN 域
      1. 65
      2. 66
      3. 67
      4. 68
    2. 5.3.12.2 MCU 域
      1. 70
    3. 5.3.12.3 WKUP 域
      1. 72
  14. 5.3.13 MCAN
    1. 5.3.13.1 MAIN 域
      1. 75
    2. 5.3.13.2 MCU 域
      1. 77
      2. 78
  15. 5.3.14 MCASP
    1. 5.3.14.1 MAIN 域
      1. 81
      2. 82
      3. 83
  16. 5.3.15 MCSPI
    1. 5.3.15.1 MAIN 域
      1. 86
      2. 87
      3. 88
    2. 5.3.15.2 MCU 域
      1. 90
      2. 91
  17. 5.3.16 MDIO
    1. 5.3.16.1 MAIN 域
      1. 94
  18. 5.3.17 MMC
    1. 5.3.17.1 MAIN 域
      1. 97
      2. 98
      3. 99
  19. 5.3.18 OSPI
    1. 5.3.18.1 MAIN 域
      1. 102
  20. 5.3.19 电源
    1. 104
  21. 5.3.20 保留
    1. 106
  22. 5.3.21 系统和其他
    1. 5.3.21.1 启动模式配置
      1. 5.3.21.1.1 MAIN 域
        
        110
    2. 5.3.21.2 时钟
      1. 5.3.21.2.1 MCU 域
        
        113
      2. 5.3.21.2.2 WKUP 域
        
        115
    3. 5.3.21.3 系统
      1. 5.3.21.3.1 MAIN 域
        
        118
      2. 5.3.21.3.2 MCU 域
        
        120
      3. 5.3.21.3.3 WKUP 域
        
        122
    4. 5.3.21.4 VMON
      1. 124
  23. 5.3.22 计时器
    1. 5.3.22.1 MAIN 域
      1. 127
    2. 5.3.22.2 MCU 域
      1. 129
    3. 5.3.22.3 WKUP 域
      1. 131
  24. 5.3.23 UART
    1. 5.3.23.1 MAIN 域
      1. 134
      2. 135
      3. 136
      4. 137
      5. 138
      6. 139
      7. 140
    2. 5.3.23.2 MCU 域
      1. 142
    3. 5.3.23.3 WKUP 域
      1. 144
  25. 5.3.24 USB
    1. 5.3.24.1 MAIN 域
      1. 147
      2. 148
4. 5.4 引脚连接要求
6 规格
7 详细说明
8 应用、实施和布局
9 器件和文档支持
10修订历史记录
11机械、封装和可订购信息
1. 11.1 封装信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)

ANF|484
AMB|484

散热焊盘机械数据 (封装 | 引脚)

订购信息

6.12.5.17.1.1 具有 PHY 数据训练的 OSPI0

读取和写入数据有效窗口将因工艺、电压、温度和工作频率的变化而发生变化。可以实现数据训练方法，以动态配置最优读取和写入时序。实现数据训练可以在特定工艺、电压和频率工作条件下的温度范围内实现正常运行，同时实现更高的工作频率。

由于数据传输和接收时序参数会根据运行条件进行动态调整，因此未针对数据训练用例定义这些参数。

表 6-115 定义了具有数据训练的 OSPI0 所需的 DLL 延迟。表 6-116、图 6-96、图 6-97、表 6-117、图 6-98 和图 6-99 展示了具有数据训练的 OSPI0 的时序要求和开关特性。

表 6-115 用于 PHY 数据训练的 OSPI0 DLL 延迟映射

模式	OSPI_PHY_CONFIGURATION_REG 位字段	延迟值
发送
所有模式	PHY_CONFIG_TX_DLL_DELAY_FLD	⁽¹⁾
接收
所有模式	PHY_CONFIG_RX_DLL_DELAY_FLD	⁽²⁾

(1) 发送由训练软件确定的 DLL 延迟值

(2) 接收由训练软件确定的 DLL 延迟值

表 6-116 OSPI0 时序要求 – PHY 数据训练请参阅图 6-96 和图 6-97

编号			模式	最小值	单位
O15	t_su(D-LBCLK)	建立时间，在有效 OSPI0_DQS 边沿之前 OSPI0_D[7:0] 有效	具有 DQS 的 DDR	⁽¹⁾	ns
O16	t_h(LBCLK-D)	保持时间，在有效 OSPI0_DQS 边沿之后 OSPI0_D[7:0] 有效	具有 DQS 的 DDR	⁽¹⁾	ns
O21	t_su(D-LBCLK)	建立时间，在有效 OSPI0_DQS 边沿之前 OSPI0_D[7:0] 有效	具有外部电路板环回的 SDR	⁽¹⁾	ns
O22	t_h(LBCLK-D)	保持时间，在有效 OSPI0_DQS 边沿之后 OSPI0_D[7:0] 有效	具有外部电路板环回的 SDR	⁽¹⁾	ns
	t_DVW	数据有效窗口 (O15 + O16)	1.8V，具有 DQS 的 DDR	1.6	ns
		数据有效窗口 (O15 + O16)	3.3V，具有 DQS 的 DDR	2.2	ns
		数据有效窗口 (O21 + O22)	1.8V，具有外部电路板环回的 SDR	2.3	ns
		数据有效窗口 (O21 + O22)	3.3V，具有外部电路板环回的 SDR	2.9	ns

(1) 当使用数据训练查找合适的数据有效窗口时，未定义 OSPI0_D[7:0] 输入的最小建立和保持时间要求。t_DVW 参数定义了所需的最小数据无效窗口。提供此参数来代替最小建立和最小保持时间，必须使用它来检查与所连接器件提供的数据有效窗口的兼容性。

AM62A7 AM62A7-Q1 AM62A3 AM62A3-Q1 AM62A1 AM62A1-Q1 OSPI0 时序要求 – PHY 数据训练，带 DQS 的 DDR

图 6-96 OSPI0 时序要求 – PHY 数据训练，带 DQS 的 DDR

AM62A7 AM62A7-Q1 AM62A3 AM62A3-Q1 AM62A1 AM62A1-Q1 OSPI0 时序要求 – PHY 数据训练，带外部电路板环回的 SDR

图 6-97 OSPI0 时序要求 – PHY 数据训练，带外部电路板环回的 SDR

表 6-117 OSPI 开关特性 - PHY 数据训练请参阅图 6-98 和图 6-99

编号	参数		模式	最小值	最大值	单位
O1	t_c(CLK)	周期时间，OSPI0_CLK	1.8V，DDR	6.0	10	ns
O1			3.3V，DDR	7.5	10	ns
O7			1.8V，SDR	6.0	10	ns
O7			3.3V，SDR	7.5	10	ns
O2	t_w(CLKL)	脉冲持续时间，OSPI0_CLK 低电平	DDR	((0.475P⁽¹⁾) - 0.3)		ns
O8	t_w(CLKL)	脉冲持续时间，OSPI0_CLK 低电平	SDR	((0.475P⁽¹⁾) - 0.3)		ns
O3	t_w(CLKH)	脉冲持续时间，OSPI0_CLK 高电平	DDR	((0.475P⁽¹⁾) - 0.3)		ns
O9	t_w(CLKH)	脉冲持续时间，OSPI0_CLK 高电平	SDR	((0.475P⁽¹⁾) - 0.3)		ns
O4	t_d(CSn-CLK)	延迟时间，OSPI0_CSn[3:0] 有效边沿到 OSPI0_CLK 上升沿	DDR	((0.475P⁽¹⁾) + (0.975M⁽²⁾R⁽⁴⁾) + (0.04TD⁽⁵⁾) - 1)	((0.525P⁽¹⁾) + (1.025M⁽²⁾R⁽⁴⁾) + (0.11TD⁽⁵⁾) + 1)	ns
O10	t_d(CSn-CLK)	延迟时间，OSPI0_CSn[3:0] 有效边沿到 OSPI0_CLK 上升沿	SDR	((0.475P⁽¹⁾) + (0.975M⁽²⁾R⁽⁴⁾) + (0.04TD⁽⁵⁾) - 1)	((0.525P⁽¹⁾) + (1.025M⁽²⁾R⁽⁴⁾) + (0.11TD⁽⁵⁾) + 1)	ns
O5	t_d(CLK-CSn)	延迟时间，OSPI0_CLK 上升沿到 OSPI0_CSn[3:0] 无效边沿	DDR	((0.475P⁽¹⁾) + (0.975N⁽³⁾R⁽⁴⁾) - (0.11TD⁽⁵⁾) - 1)	((0.525P⁽¹⁾) + (1.025N⁽³⁾R⁽⁴⁾) - (0.04TD⁽⁵⁾) + 1)	ns
O11	t_d(CLK-CSn)	延迟时间，OSPI0_CLK 上升沿到 OSPI0_CSn[3:0] 无效边沿	SDR	((0.475P⁽¹⁾) + (0.975N⁽³⁾R⁽⁴⁾) - (0.11TD⁽⁵⁾) - 1)	((0.525P⁽¹⁾) + (1.025N⁽³⁾R⁽⁴⁾) - (0.04TD⁽⁵⁾) + 1)	ns
O6	t_d(CLK-D)	延迟时间，OSPI0_CLK 有效边沿到 OSPI0_D[7:0] 转换	DDR	⁽⁶⁾	⁽⁶⁾	ns
O12	t_d(CLK-D)	延迟时间，OSPI0_CLK 有效边沿到 OSPI0_D[7:0] 转换	SDR	⁽⁶⁾	⁽⁶⁾	ns
	t_DIVW	数据无效窗口（O6 最大值 - 最小值）	DDR		1.6	ns
	t_DIVW	数据无效窗口（O12 最大值 - 最小值）	SDR		1.6	ns

(1) P = SCLK 周期时间（以 ns 为单位）= OSPI0_CLK 周期时间（以 ns 为单位）

(2) M = OSPI_DEV_DELAY_REG[D_INIT_FLD]

(3) N = OSPI_DEV_DELAY_REG[D_AFTER_FLD]

(4) R = 基准时钟周期时间（以 ns 为单位）

(5) TD = PHY_CONFIG_TX_DLL_DELAY_FLD

(6) 当使用数据训练查找合适的数据有效窗口时，不定义 OSPI0_D[7:0] 输出的最小和最大延迟时间。t_DIVW 参数定义了最大数据无效窗口。提供此参数来代替最小和最大延迟时间，必须使用它来检查与所连接器件的数据有效窗口要求的兼容性。

AM62A7 AM62A7-Q1 AM62A3 AM62A3-Q1 AM62A1 AM62A1-Q1 OSPI0 开关特性 – PHY DDR 数据训练

图 6-98 OSPI0 开关特性 – PHY DDR 数据训练

AM62A7 AM62A7-Q1 AM62A3 AM62A3-Q1 AM62A1 AM62A1-Q1 OSPI0 开关特性 – PHY SDR 数据训练

图 6-99 OSPI0 开关特性 – PHY SDR 数据训练