5 引脚配置和功能

接收时钟：在 MII 和 RGMII 模式下，接收时钟提供 25MHz 基准时钟。

在 RMII 和 SGMII 模式下未使用

RX_D0

接收数据：对电缆上接收的符号进行解码并将其从这些引脚发出，发送操作与 RX_CLK 的上升沿同步。当 RX_DV 被置为有效时，这些符号包含有效数据。半字节 RX_D[3:0] 在 MII 和 RGMII 模式下发送。2 位 RX_D[1:0] 在 RMII 模式下发送。

如果 PHY 自举进入 RMII 主模式，则会自动在 RX_D3 上输出 50MHz 时钟基准。该时钟必须馈送到 MAC。

RX_M/RX_P：差分 SGMII 数据输出。这些引脚将 PHY 数据发送至 MAC。

接收数据有效：该引脚指示在 MII 模式下 RX_D[3:0] 上何时出现有效数据。

载波侦听数据有效：该引脚将载波侦听和数据有效合并到异步信号中。当 CRS_DV 置为有效时，数据会在 RMII 模式下出现在 RX_D[1:0] 上。

RGMII 接收控制：接收控制将接收数据有效指示和接收错误指示组合成单个信号。RX_DV 在 RX_CLK 的上升沿出现，RX_ER 在 RX_CLK 的下降沿出现。

在 SGMII 模式下未使用

接收错误：在 MII 和 RMII 模式下，该引脚指示在接收到的数据包中检测到接收错误符号。在 MII 模式下，RX_ER 与 RX_CLK 的上升沿同步置为高电平。在 RMII 模式下，RX_ER 与基准时钟的上升沿同步置为高电平。在 MII 或 RMII 模式下，该引脚是可选的，因为 PHY 会在发生接收错误时自动损坏数据。

在 RGMII 和 SGMII 模式下未使用

该引脚不能用作 GPIO_6。

发送时钟：在 MII 模式下，发送时钟为 25MHz 输出（50Ω 驱动器）。在 RGMII 模式下，该时钟从 MAC 层提供给 PHY。必须在 RGMII 模式下提供 25MHz 时钟，以满足时序要求 中所述的 RGMII 时序要求。

在 RMII 和 SGMII 模式下未使用

发送数据：在 MII 和 RGMII 模式下，在 TX_CLK 的上升沿之前，从 MAC 接收发送数据半字节 TX_D[3:0]。在 RMII 模式下，在基准时钟上升沿之前，从 MAC 接收 TX_D[1:0]。在 RMII 从模式下，不使用 TX_D[3:2]。

TX_M/TX_P：差分 SGMII 数据输入。这些引脚接收从 MAC 发送到 PHY 的数据。

发送使能：在 MII 模式下，发送启用在发送时钟的上升沿之前出现。TX_EN 表示 TX_D[3:0] 上存在有效数据输入。在 RMII 主导模式下，发送启用在 RX_D3 的上升沿之前出现。TX_EN 表示 TX_D[1:0] 上存在有效数据输入。

RGMII 发送控制：发送控制将发送启用和发送错误指示组合成单个信号。TX_EN 在 TX_CLK 的上升沿之前出现；TX_ER 在 TX_CLK 的下降沿之前出现。

在 SGMII 模式下未使用

管理数据时钟：MDIO 串行管理输入和输出数据的同步时钟。该时钟可以与 MAC 发送与接收时钟异步。最大时钟速率为 20MHz。没有最低时钟速率。

管理数据输入/输出：双向管理数据信号（可由管理站或 PHY 提供）。该引脚需要一个上拉电阻器。在系统中，如果多个 PHY 使用同一条 MDIO-MDC 总线，则必须在 MDIO 线路上使用单个上拉电阻器。

建议使用 2.2kΩ 和 9kΩ 之间的电阻器。

为了通过 Open Alliance 合规性测试，需要进行 MDIO/MDC 访问。请参阅节 7.3.8。

INH：高电平有效输出。当 PHY 处于 TC-10 睡眠状态时，该引脚为 Hi-Z。在所有其他 PHY 状态下，该引脚为高电平。实现 TC-10 电路时，必须使用 2kΩ - 10kΩ 范围内的外部下拉电阻器。如果多个器件共用 INH 引脚，则必须使用单个下拉电阻器。

中断：低电平有效输出，发生中断时置位为低电平。此引脚具有弱内部上拉电阻。必须访问寄存器才可启用各种中断触发。一旦设置中断事件标志，就需要访问寄存器来清除中断事件。可使用寄存器 [0x0011] 将该引脚配置为高电平有效输出。

当 INT_N 为低电平时，建议读取寄存器 12-13 的中断状态。该引脚还可以用作断电控制，将该引脚置为低电平会将 PHY 置于断电模式，而置为高电平会将 PHY 置于正常模式。此功能也可以通过寄存器 0x0011 启用。

复位：低电平有效输入，用于初始化或重新初始化 PHY。将该引脚置位为低电平（至少 1μs），可强制执行复位过程。所有内部寄存器都会重新初始化为寄存器映射部分为每一位规定的默认状态。取消置位复位后，将对所有自举引脚重新采样。

唤醒：输入/输出引脚，默认为高电平有效输入。作为输入，该引脚将 PHY 从 TC-10 睡眠状态唤醒。在上电时将该引脚置为高电平会使 PHY 退出睡眠状态。在实现 TC-10 电路时，可以使用 10kΩ 外部下拉电阻器，以防止意外唤醒。该引脚可直接连接到 VSLEEP，也可通过电阻器拉至 VSLEEP 以唤醒器件。

该引脚还支持唤醒转发特性，即 PHY 生成的 WAKE 脉冲随后用于唤醒同一系统中的其他 PHY。

基准时钟输入 (RMII)：RMII 主模式下的基准时钟 25MHz 晶体或振荡器。

基准时钟输入（其他 MAC 接口）：基准时钟 25MHz 晶体振或振荡器输入。该器件支持通过引脚 XI 和 XO 连接的外部晶振谐振器，或仅连接至引脚 XI 且 XO 悬空的外部 CMOS 电平振荡器。在菊花链运行中，该引脚还可以接受来自其他器件（例如以太网 MAC 或另一个以太网 PHY）的时钟输入。

如果使用晶体，则将 100Ω 电阻器与 XI 引脚串联

基准时钟输出：XO 引脚仅用于晶振。CMOS 级振荡器与 XI 相连时，该引脚必须悬空。

时钟输出：25MHz 基准时钟。也可以通过选择配置 (Strap)/寄存器将该引脚用作 LED 或 GPIO。对寄存器 <0x045F>=0x000F 和寄存器 <0x0453>=0x0003 进行编程，以禁用在 clkout 引脚上开关

LED_0：链路状态 LED。也可以通过选择寄存器将该引脚用作 LED 或时钟输出。

LED_1：链路状态，在进行 TX/RX 活动时闪烁也可以通过选择配置 (Strap)/寄存器将该引脚用作 LED 或时钟输出。

差分发送和接收：为 100BASE-T1 运行配置的双向差分信号，符合 IEEE 802.3bw 标准。