ZHCSH72 数据表 | 德州仪器 TI.com.cn

ZHCSH72K September 2011 – October 2025 LMK00301

PRODUCTION DATA

6.5 电气特性

除非另有说明：Vcc = 3.3V ± 5%，Vcco = 3.3V ± 5%，2.5V ± 5%，-40°C ≤ T_A ≤ 85°C，CLKin 采用差分驱动，输入压摆率 ≥ 3V/ns。典型值表示在 Vcc = 3.3V、Vcco = 3.3V、T_A = 25°C 条件下以及产品表征时的建议运行条件下最有可能达到的参数标准，不做保证。⁽¹⁾

	参数	测试条件		最小值	典型值	最大值	单位
电流消耗⁽²⁾
I_{CC_CORE}	内核电源电流，所有输出均已禁用	选择 CLKinX			8.5	10.5	mA
I_{CC_CORE}	内核电源电流，所有输出均已禁用	选择 OSCin			10	13.5	mA
I_{CC_PECL}	每使能一个 LVPECL 组时的附加内核电源电流				20	27	mA
I_{CC_LVDS}	每使能一个 LVDS 组时的附加内核电源电流	LMK00301			26	32.5	mA
I_{CC_LVDS}	每使能一个 LVDS 组时的附加内核电源电流	LMK00301A			31	38	mA
I_{CC_HCSL}	每使能一个 HCSL 组时的附加内核电源电流				35	42	mA
I_{CC_CMOS}	LVCMOS 输出已使能时的附加内核电源电流				3.5	5.5	mA
I_{CCO_PECL}	每使能一个 LVPECL 组时的附加输出电源电流	包括输出组偏置和负载电流，组内所有输出上 R_T = 50Ω 接至 Vcco - 2V			165	197	mA
I_{CCO_LVDS}	每使能一个 LVDS 组时的附加输出电源电流	LMK00301			34	44.5	mA
I_{CCO_LVDS}	每使能一个 LVDS 组时的附加输出电源电流	LMK00301A			24	33.5	mA
I_{CCO_HCSL}	每使能一个 HCSL 组时的附加输出电源电流	包括输出组偏置和负载电流，组内所有输出上 R_T = 50Ω	Vcco = 3.3V ± 5%		87	104	mA
I_{CCO_HCSL}	每使能一个 HCSL 组时的附加输出电源电流	包括输出组偏置和负载电流，组内所有输出上 R_T = 50Ω	Vcco = 2.5V ± 5%		87	104	mA
I_{CCO_CMOS}	附加输出电源电流，LVCMOS 输出已使能	200MHz，C_L = 5pF	Vcco = 3.3V ± 5%		9	10	mA
I_{CCO_CMOS}	附加输出电源电流，LVCMOS 输出已使能	200MHz，C_L = 5pF	Vcco = 2.5V ± 5%		7	8	mA
电源纹波抑制 (PSRR)
PSRR_PECL	纹波引起的相位杂散电平⁽³⁾ 差分 LVPECL 输出	Vcco 上注入的 100kHz、100mVpp 纹波， Vcco = 2.5V	156.25MHz		-65		dBc
PSRR_PECL	纹波引起的相位杂散电平⁽³⁾ 差分 LVPECL 输出		312.5MHz		-63		dBc
PSRR_HCSL	纹波引起的相位杂散电平⁽³⁾ 差分 HCSL 输出		156.25MHz		-76		dBc
PSRR_HCSL	纹波引起的相位杂散电平⁽³⁾ 差分 HCSL 输出		312.5MHz		-74		dBc
PSRR_LVDS	纹波引起的相位杂散电平⁽³⁾ 差分 LVDS 输出		156.25MHz		-72		dBc
PSRR_LVDS	纹波引起的相位杂散电平⁽³⁾ 差分 LVDS 输出		312.5MHz		-63		dBc
CMOS 控制输入（CLKin_SELn、CLKoutX_TYPEn、REFout_EN）
V_IH	高电平输入电压			1.6		Vcc	V
V_IL	低电平输入电压			GND		0.4	V
I_IH	高电平输入电流	V_IH = Vcc，内部下拉电阻器				50	µA
I_IL	低电平输入电流	V_IL = 0V，内部下拉电阻器		-5	0.1		µA
时钟输入（CLKin0/CLKin0、CLKin1/CLKin1）
f_CLKin	输入频率范围⁽¹⁰⁾	可在高达 3.1GHz 的频率下正常工作输出频率范围和时序根据输出类型指定（请参阅 LVPECL、LVDS、HCSL、LVCMOS 输出规格）		DC		3.1	GHz
V_IHD	差分输入高电压	CLKin 以差分方式驱动				Vcc	V
V_ILD	差分输入低电压			GND			V
V_ID	差分输入电压摆幅⁽⁴⁾			0.15		1.3	V
V_CMD	差分输入共模电压	V_ID = 150mV		0.25		Vcc - 1.2	V
		V_ID = 350mV		0.25		Vcc - 1.1
		V_ID = 800mV		0.25		Vcc - 0.9
V_IH	单端输入高电压	CLKinX 驱动单端（交流或直流耦合），CLKinX* 交流耦合至 GND 或在 V_CM 范围内外部偏置				Vcc	V
V_IL	单端输入低电压			GND			V
V_{I_SE}	单端输入电压摆幅⁽¹⁵⁾⁽¹⁷⁾			0.3		2	Vpp
V_CM	单端输入共模电压			0.25		Vcc - 1.2	V
ISO_MUX	多路复用器隔离，CLKin0 至 CLKin1	f_OFFSET > 50kHz， P_CLKinX = 0dBm	f_CLKin0 = 100MHz		-84		dBc
			f_CLKin0 = 200MHz		-82
			f_CLKin0 = 500MHz		-71
			f_CLKin0 = 1000MHz		-65
晶体接口（OSCin、OSCout）
F_CLK	外部时钟频率范围⁽¹⁰⁾	OSCin 驱动单端，OSCout 悬空				250	MHz
F_XTAL	晶体频率范围	基本模式晶体 ESR ≤ 200Ω（10 到 30MHz） ESR ≤ 125Ω（30 到 40MHz）⁽⁵⁾		10		40	MHz
C_IN	OSCin 输入电容				4		pF
*LVPECL 输出（CLKoutAn/CLKoutAn、CLKoutBn/CLKoutBn）*
f_{CLKout_FS}	最大输出频率全 V_OD 摆幅⁽¹⁰⁾⁽¹¹⁾	V_OD ≥ 600mV， R_L = 100Ω 差分	Vcco = 3.3V ± 5%， R_T = 160Ω 至 GND	1.0	1.2		GHz
f_{CLKout_FS}	最大输出频率全 V_OD 摆幅⁽¹⁰⁾⁽¹¹⁾	V_OD ≥ 600mV， R_L = 100Ω 差分	Vcco = 2.5V ± 5%， R_T = 91Ω 至 GND	0.75	1.0		GHz
f_{CLKout_RS}	最大输出频率降低的 V_OD 摆幅⁽¹⁰⁾⁽¹¹⁾	V_OD ≥ 400mV， R_L = 100Ω 差分	Vcco = 3.3V ± 5%， R_T = 160Ω 至 GND	1.5	3.1		GHz
f_{CLKout_RS}	最大输出频率降低的 V_OD 摆幅⁽¹⁰⁾⁽¹¹⁾	V_OD ≥ 400mV， R_L = 100Ω 差分	Vcco = 2.5V ± 5%， R_T = 91Ω 至 GND	1.5	2.3		GHz
Jitter_ADD	附加 RMS 抖动积分带宽 10kHz 到 20MHz⁽¹⁵⁾⁽⁶⁾⁽¹⁶⁾	Vcco = 2.5V ± 5%： R_T = 91Ω 至 GND， Vcco = 3.3V ± 5%： R_T = 160Ω 至 GND， R_L = 100Ω 差分	CLKin：100MHz，压摆率 ≥ 3V/ns		77	98	fs
Jitter_ADD	附加 RMS 抖动积分带宽 10kHz 到 20MHz⁽¹⁵⁾⁽⁶⁾⁽¹⁶⁾		CLKin：156.25MHz，压摆率 ≥ 3V/ns		54	78	fs
Jitter_ADD	附加 RMS 抖动积分带宽 1MHz 到 20MHz⁽⁶⁾	Vcco = 3.3V， R_T = 160Ω 至 GND， R_L = 100Ω 差分	CLKin：100MHz，压摆率 ≥ 3V/ns		59		fs
			CLKin：156.25MHz，压摆率 ≥ 2.7V/ns		64
			CLKin：625MHz，压摆率 ≥ 3V/ns		30
Jitter_ADD	来自 LMK03806 的 LVPECL 时钟源的附加 RMS 抖动⁽⁶⁾⁽⁷⁾	Vcco = 3.3V， R_T = 160Ω 至 GND， R_L = 100Ω 差分	CLKin：156.25MHz，J_SOURCE = 190fs RMS（10kHz 至 1MHz）		20		fs
Jitter_ADD	来自 LMK03806 的 LVPECL 时钟源的附加 RMS 抖动⁽⁶⁾⁽⁷⁾	Vcco = 3.3V， R_T = 160Ω 至 GND， R_L = 100Ω 差分	CLKin：156.25MHz，J_SOURCE = 195fs RMS（12kHz 至 20MHz）		51		fs
本底噪声	本底噪声 f_OFFSET ≥ 10MHz⁽⁸⁾⁽⁹⁾	Vcco = 3.3V， R_T = 160Ω 至 GND， R_L = 100Ω 差分	CLKin：100MHz，压摆率 ≥ 3V/ns		-162.5		dBc/Hz
			CLKin：156.25MHz，压摆率 ≥ 2.7V/ns		-158.1
			CLKin：625MHz，压摆率 ≥ 3V/ns		-154.4
占空比	占空比⁽¹⁰⁾	50% 输入时钟占空比		45%		55%
V_OH	输出高电压	T_A = 25°C，直流测量， R_T = 50Ω 至 Vcco - 2V		Vcco - 1.2	Vcco - 0.9	Vcco - 0.7	V
V_OL	输出低电压			Vcco - 2.0	Vcco - 1.75	Vcco - 1.5	V
V_OD	输出电压摆幅⁽⁴⁾			600	830	1000	mV
t_R	输出上升时间 20% 至 80%⁽¹⁵⁾	R_T = 160Ω 至 GND，长达 10 英寸的均匀传输线路，具有 50Ω 特性阻抗，R_L = 100Ω 差分，C_L ≤ 5pF			175	300	ps
t_F	输出下降时间 80% 至 20%⁽¹⁵⁾				175	300	ps
*LVDS 输出（CLKoutAn/CLKoutAn、CLKoutBn/CLKoutBn）*
f_{CLKout_FS}	最大输出频率全 V_OD 摆幅⁽¹⁰⁾⁽¹¹⁾	V_OD ≥ 250mV， R_L = 100Ω 差分		1.0	1.6		GHz
f_{CLKout_RS}	最大输出频率降低的 V_OD 摆幅⁽¹⁰⁾⁽¹¹⁾	V_OD ≥ 200mV， R_L = 100Ω 差分		1.5	2.1		GHz
Jitter_ADD	附加 RMS 抖动，积分带宽 10kHz 到 20MHz⁽¹⁵⁾⁽⁶⁾⁽¹⁶⁾	R_L = 100Ω 差分	CLKin：100MHz，压摆率 ≥ 3V/ns		94	115	fs
Jitter_ADD	附加 RMS 抖动，积分带宽 10kHz 到 20MHz⁽¹⁵⁾⁽⁶⁾⁽¹⁶⁾	R_L = 100Ω 差分	CLKin：156.25MHz，压摆率 ≥ 3V/ns		70	90	fs
Jitter_ADD	附加 RMS 抖动积分带宽 1MHz 到 20MHz⁽⁶⁾	Vcco = 3.3V， R_L = 100Ω 差分	CLKin：100MHz，压摆率 ≥ 3V/ns		89		fs
			CLKin：156.25MHz，压摆率 ≥ 2.7V/ns		77
			CLKin：625MHz，压摆率 ≥ 3V/ns		37
本底噪声	本底噪声 f_OFFSET ≥ 10MHz⁽⁸⁾⁽⁹⁾	Vcco = 3.3V， R_L = 100Ω 差分	CLKin：100MHz，压摆率 ≥ 3V/ns		-159.5		dBc/Hz
			CLKin：156.25MHz，压摆率 ≥ 2.7V/ns		-157.0
			CLKin：625MHz，压摆率 ≥ 3V/ns		-152.7
占空比	占空比⁽¹⁰⁾	50% 输入时钟占空比		45%		55%
V_OD	输出电压摆幅⁽⁴⁾	T_A = 25°C，直流测量， R_L = 100Ω 差分		250	400	450	mV
ΔV_OD	针对互补输出状态的 V_OD 幅值变化			-50		50	mV
V_OS	输出失调电压			1.125	1.25	1.375	V
ΔV_OS	针对互补输出状态的 V_OS 幅值变化			-35		35	mV
I_SA I_SB	单端输出短路电流	T_A = 25°C，单端输出短接至 GND		-24		24	mA
I_SAB	差分输出短路电流	互补输出端连接在一起		-12		12	mA
t_R	输出上升时间 20% 至 80%⁽¹⁵⁾	长达 10 英寸的均匀传输线路，具有 50Ω 特性阻抗， R_L = 100Ω 差分，C_L ≤ 5pF			175	300	ps
t_F	输出下降时间 80% 至 20%⁽¹⁵⁾	长达 10 英寸的均匀传输线路，具有 50Ω 特性阻抗， R_L = 100Ω 差分，C_L ≤ 5pF			175	300	ps
*HCSL 输出（CLKoutAn/CLKoutAn、CLKoutBn/CLKoutBn）*
f_CLKout	输出频率范围⁽¹⁰⁾	R_L = 50Ω 至 GND，C_L ≤ 5pF		DC		800	MHz
抖动_{ADD_PCIe}	PCIe 7.0⁴ 的附加 RMS 相位抖动	PLL BW：0.5 - 1MHz；CDR = 10MHz		2.79	6.28	10.1	fs
	PCIe 6.0⁴ 的附加 RMS 相位抖动	PLL BW：0.5 - 1MHz；CDR = 10MHz	CLKin：100MHz，压摆率 ≥ 2V/ns	4.00	8.99	14.3
	PCIe 5.0⁴ 的附加 RMS 相位抖动		PCIe5.0 滤波器	3.64	12.9	23.6
	PCIe 3.0 的附加 RMS 相位抖动⁽¹⁰⁾	PCIe 第 3 代， PLL BW = 2MHz-5MHz， CDR = 10MHz	CLKin：100MHz，压摆率 ≥ 0.6V/ns	15.9	36.2	56.3
	PCIe 4.0⁽⁴⁾ 的附加 RMS 相位抖动	PCIe 第 4 代， PLL BW = 2MHz-5MHz， CDR = 10MHz	CLKin：100MHz，压摆率 ≥ 1.8V/ns	15.9	36.2	56.3
Jitter_ADD	附加 RMS 抖动积分带宽 1MHz 到 20MHz⁽⁶⁾	Vcco = 3.3V， R_T = 50Ω 至 GND	CLKin：100MHz，压摆率 ≥ 3V/ns		77		fs
Jitter_ADD	附加 RMS 抖动积分带宽 1MHz 到 20MHz⁽⁶⁾	Vcco = 3.3V， R_T = 50Ω 至 GND	CLKin：156.25MHz，压摆率 ≥ 2.7V/ns		86		fs
本底噪声	本底噪声 f_OFFSET ≥ 10MHz⁽⁸⁾⁽⁹⁾	Vcco = 3.3V， R_T = 50Ω 至 GND	CLKin：100MHz，压摆率 ≥ 3V/ns		-161.3		dBc/Hz
本底噪声	本底噪声 f_OFFSET ≥ 10MHz⁽⁸⁾⁽⁹⁾	Vcco = 3.3V， R_T = 50Ω 至 GND	CLKin：156.25MHz，压摆率 ≥ 2.7V/ns		-156.3		dBc/Hz
占空比	占空比⁽¹⁰⁾	50% 输入时钟占空比	CLKin ≤ 400MHz	45%		55%
V_OH	输出高电压	T_A = 25°C，直流测量，		520	810	920	mV
V_OL	输出低电压	T_A = 25°C，直流测量，		-150	0.5	150	mV
V_CROSS	绝对交叉电压 ⁽¹⁰⁾⁽¹²⁾	R_L = 50Ω 至 GND，C_L ≤ 5pF	CLKin ≤ 400MHz	160	350	460	mV
ΔV_CROSS	V_CROSS 的总变化 ⁽¹⁰⁾⁽¹²⁾	R_L = 50Ω 至 GND，C_L ≤ 5pF	CLKin ≤ 400MHz			140	mV
t_R	输出上升时间 20% 至 80%⁽¹⁵⁾⁽¹²⁾	250MHz，长达 10 英寸的均匀传输线路，具有 50Ω 特性阻抗， R_L = 50Ω 至 GND，C_L ≤ 5pF			300	500	ps
t_F	输出下降时间 80% 至 20%⁽¹⁵⁾⁽¹²⁾				300	500	ps
LVCMOS 输出 (REFout)
f_CLKout	输出频率范围⁽¹⁰⁾	C_L ≤ 5pF		DC		250	MHz
Jitter_ADD	附加 RMS 抖动积分带宽 1MHz 到 20MHz⁽⁶⁾	Vcco = 3.3V，C_L ≤ 5pF	100MHz，输入压摆率 ≥ 3V/ns		95		fs
本底噪声	本底噪声 f_OFFSET ≥ 10MHz⁽⁸⁾⁽⁹⁾	Vcco = 3.3V，C_L ≤ 5pF	100MHz，输入压摆率 ≥ 3V/ns		-159.3		dBc/Hz
占空比	占空比⁽¹⁰⁾	50% 输入时钟占空比		45%		55%
V_OH	输出高电压	1mA 负载		Vcco - 0.1			V
V_OL	输出低电压	1mA 负载				0.1	V
I_OH	输出高电平电流（拉电流）	Vo = Vcco / 2	Vcco = 3.3V		28		mA
I_OH	输出高电平电流（拉电流）		Vcco = 2.5V		20		mA
I_OL	输出低电平电流（灌电流）		Vcco = 3.3V		28		mA
I_OL	输出低电平电流（灌电流）		Vcco = 2.5V		20		mA
t_R	输出上升时间 20% 至 80%⁽¹⁵⁾⁽¹²⁾	250MHz，长达 10 英寸的均匀传输线路，具有 50Ω 特性阻抗， R_L = 50Ω 至 GND，C_L ≤ 5pF			225	400	ps
t_F	输出下降时间 80% 至 20%⁽¹⁵⁾⁽¹²⁾				225	400	ps
t_EN	输出使能时间⁽¹³⁾	C_L ≤ 5pF				3	周期
t_DIS	输出禁用时间⁽¹³⁾	C_L ≤ 5pF				3	周期
传播延迟和输出偏斜
t_{PD_PECL}	传播延迟 CLKin-to-LVPECL⁽¹⁵⁾	R_T = 160Ω 至 GND，R_L = 100Ω 差分，C_L ≤ 5pF		180	360	540	ps
t_{PD_LVDS}	传播延迟 CLKin-to-LVDS⁽¹⁵⁾	R_L = 100Ω 差分，C_L ≤ 5pF		200	400	600	ps
t_{PD_HCSL}	传播延迟 CLKin-to-HCSL⁽¹⁵⁾⁽¹²⁾	R_T = 50Ω 至 GND，C_L ≤ 5pF		295	590	885	ps
t_{PD_CMOS}	传播延迟 CLKin-to-LVCMOS⁽¹⁵⁾⁽¹²⁾	C_L ≤ 5pF	Vcco = 3.3V	900	1475	2300	ps
t_{PD_CMOS}	传播延迟 CLKin-to-LVCMOS⁽¹⁵⁾⁽¹²⁾	C_L ≤ 5pF	Vcco = 2.5V	1000	1550	2700	ps
t_SK(O)	输出偏斜 LVPECL/LVDS/HCSL ⁽¹⁰⁾⁽¹²⁾⁽¹⁴⁾	相同缓冲器类型的任意两个 CLKout 之间的偏斜。各输出类型的负载条件与传播延迟规格中的负载条件相同。			30	50	ps
t_SK(PP)	器件间输出偏斜 LVPECL/LVDS/HCSL ⁽¹⁵⁾⁽¹²⁾⁽¹⁴⁾	相同缓冲器类型的任意两个 CLKout 之间的偏斜。各输出类型的负载条件与传播延迟规格中的负载条件相同。			80	120	ps

(1) 电气特性表列出了在所列推荐工作条件下的已验证规格，除非电气特性条件或注释另有修改或指定。典型规格仅为估计值，不能确保实现。

(2) 有关电流消耗和功率耗散计算的更多信息，请参阅电源相关建议。除非测试条件中另有规定，否则 LMK00301 与 LMK00301A 的特性相同。

(3) 电源纹波抑制（或 PSRR）定义为：在 Vcco 电源上注入单音正弦信号（纹波）时，调制到时钟输出上的单边带相位杂散电平（单位为 dBc）。假设没有幅度调制效应且调制指数较小，则可以使用测量的单边带相位杂散电平 (PSRR) 来计算峰值间确定性抖动 (DJ)，如下所示：DJ (ps pk-pk) = [ (2 × 10^{(PSRR / 20)}) / (π × f_CLK) ] × 1E12

(4) 有关 V_ID 和 V_OD 电压的定义，请参阅差分电压测量术语。

(5) 必须满足规定的 ESR 要求，以验证振荡器电路是否存在启动问题。但是，要保持低于晶体的最大功率耗散（驱动电平）规格，可能需要使用 ESR 更低的晶体。有关晶体驱动电平注意事项，请参阅晶体接口。

(6) 对于 100MHz 和 156.25MHz 时钟输入条件，使用方法 1 计算附加 RMS 抖动 (J_ADD)：J_ADD = SQRT(J_OUT² - J_SOURCE²)，其中 J_OUT 是在输出驱动器上测得的总 RMS 抖动，J_SOURCE 是应用于 CLKin 的时钟源的 RMS 抖动。对于 625MHz 时钟输入条件，使用方法 2 近似计算附加 RMS 抖动：J_ADD = SQRT(2×10^dBc/10) / (2×π×f_CLK)，其中 dBc 是从 1MHz 到 20MHz 带宽内积分得到的输出本底噪声的相位噪声功率。相位噪声功率的计算公式如下：dBc = Noise Floor + 10×log₁₀(20MHz - 1MHz)。对于 625MHz 频率下的附加 RMS 抖动，因为时钟源的 RMS 抖动未低至可实际使用方法 1 的程度，故采用方法 2 进行估算。请参阅典型特性 中的“本底噪声与 CLKin 压摆率间的关系”和“RMS 抖动与 CLKin 压摆率间的关系”图。

(7) 来自 LMK03806 的 156.25MHz LVPECL 时钟源，具有 20MHz 晶体基准频率（晶体器件型号：ECS-200-20-30BU-DU）。典型 J_SOURCE = 190fs RMS（10kHz 至 1MHz）和 195fs RMS（12kHz 至 20MHz）。更多信息，请参阅 LMK03806 数据表。

(8) 输出缓冲器的本底噪声作为缓冲器的远端相位噪声进行测量。通常，此偏移 ≥ 10MHz，但对于较低的频率，由于测量设备限制，此测量偏移可低至 5MHz。

(9) 随着时钟输入压摆率降低，相位噪底降低。与单端时钟相比，由于共模噪声抑制，差分时钟输入（LVDS、LVPECL）在较低压摆率下不易受到本底噪声降低的影响。对差分时钟使用尽可能高的输入压摆率，以在器件输出端实现出色的本底噪声性能。

(10) 规格根据表征进行验证，而未经生产测试。

(11) 有关随频率变化的输出运行，请参阅典型特性。

(12) HCSL 或 CMOS 的交流时序参数取决于输出电容负载。

(13) 输出使能时间是 REFout_EN 被拉至高电平后使能输出所需的输入时钟周期数。同样，输出禁用时间是 REFout_EN 被拉至低电平后禁用输出所需的输入时钟周期数。为了实现精确测量，REFout_EN 信号的边沿转换速度必须远快于输入时钟周期。

(14) 输出偏斜是在相同电源电压和温度条件下运行时，具有相同输出缓冲器类型和相同负载的任意两个输出之间的传播延迟差值。

(15) 参数根据设计指定，未经生产测试。

(16) 100MHz 和 156.25MHz 输入信号源自 Rohde & Schwarz SMA100A 低噪声信号发生器及正弦波-方波转换模块

(17) 当时钟输入频率 ≥ 100MHz 时，CLKinX 可采用单端 (LVCMOS) 驱动，输入摆幅最高可达 3.3Vpp。当时钟输入频率 < 100MHz 时，单端输入摆幅必须限制为最大 2Vpp，以防止输入饱和（有关 2.5V/3.3V LVCMOS 时钟输入（< 100MHz）连接到 CLKinX 的接口信息，请参阅驱动时钟输入）。