Home Datenwandler Analog-Digital-Wandler (ADCs) Highspeed-ADCs (≥ 10 MSPS)
Home
Datenwandler
Analog-Digital-Wandler (ADCs)
Highspeed-ADCs (≥ 10 MSPS)

ADC12DJ3200

AKTIV

12-Bit-, duale 3,2-GSPS- oder einfache 6,4-GSPS-Analog-zu-Digital-Wandler (ADC) mit HF-Abtastung

Jetzt bestellen
Datenblatt

ADC12DJ3200

AKTIV
Datenblatt Jetzt bestellen

Produktdetails

Sample rate (max) (Msps) 3200, 6400 Resolution (Bits) 12 Number of input channels 1, 2 Interface type JESD204B Analog input BW (MHz) 8000 Features Ultra High Speed Rating Catalog Peak-to-peak input voltage range (V) 0.8 Power consumption (typ) (mW) 3000 Architecture Folding Interpolating SNR (dB) 57.6 ENOB (Bits) 9 SFDR (dB) 75 Operating temperature range (°C) -40 to 85 Input buffer Yes
Sample rate (max) (Msps) 3200, 6400 Resolution (Bits) 12 Number of input channels 1, 2 Interface type JESD204B Analog input BW (MHz) 8000 Features Ultra High Speed Rating Catalog Peak-to-peak input voltage range (V) 0.8 Power consumption (typ) (mW) 3000 Architecture Folding Interpolating SNR (dB) 57.6 ENOB (Bits) 9 SFDR (dB) 75 Operating temperature range (°C) -40 to 85 Input buffer Yes
FCCSP (AAV) 144 100 mm² 10 x 10 FCCSP (ZEG) 144 100 mm² 10 x 10
  • ADC core:
    • 12-bit resolution
    • Up to 6.4 GSPS in single-channel mode
    • Up to 3.2 GSPS in dual-channel mode
  • Performance specifications:
    • Noise floor (no signal, VFS = 1.0 VPP-DIFF):
      • Dual-channel mode: –151.8 dBFS/Hz
      • Single-channel mode: –154.6 dBFS/Hz
    • HD2, HD3: –65 dBc up to 3 GHz
  • Buffered analog inputs with VCMI of 0 V:
    • Analog input bandwidth (–3 dB): 8.0 GHz
    • Usable input frequency range: >10 GHz
    • Full-scale input voltage (VFS, default): 0.8 VPP
    • Analog input common-mode (VICM): 0 V
  • Noiseless aperture delay (TAD) adjustment:
    • Precise sampling control: 19-fs step
    • Simplifies synchronization and interleaving
    • Temperature and voltage invariant delays
  • Easy-to-use synchronization features:
    • Automatic SYSREF timing calibration
    • Timestamp for sample marking
  • JESD204B serial data interface:
    • Supports subclass 0 and 1
    • Maximum lane rate: 12.8 Gbps
    • Up to 16 lanes allows reduced lane rate
  • Digital down-converters in dual-channel mode:
    • Real output: DDC bypass or 2x decimation
    • Complex output: 4x, 8x, or 16x decimation
    • Four independent 32-Bit NCOs per DDC
  • Power consumption: 3 W
  • Power supplies: 1.1 V, 1.9 V
  • ADC core:
    • 12-bit resolution
    • Up to 6.4 GSPS in single-channel mode
    • Up to 3.2 GSPS in dual-channel mode
  • Performance specifications:
    • Noise floor (no signal, VFS = 1.0 VPP-DIFF):
      • Dual-channel mode: –151.8 dBFS/Hz
      • Single-channel mode: –154.6 dBFS/Hz
    • HD2, HD3: –65 dBc up to 3 GHz
  • Buffered analog inputs with VCMI of 0 V:
    • Analog input bandwidth (–3 dB): 8.0 GHz
    • Usable input frequency range: >10 GHz
    • Full-scale input voltage (VFS, default): 0.8 VPP
    • Analog input common-mode (VICM): 0 V
  • Noiseless aperture delay (TAD) adjustment:
    • Precise sampling control: 19-fs step
    • Simplifies synchronization and interleaving
    • Temperature and voltage invariant delays
  • Easy-to-use synchronization features:
    • Automatic SYSREF timing calibration
    • Timestamp for sample marking
  • JESD204B serial data interface:
    • Supports subclass 0 and 1
    • Maximum lane rate: 12.8 Gbps
    • Up to 16 lanes allows reduced lane rate
  • Digital down-converters in dual-channel mode:
    • Real output: DDC bypass or 2x decimation
    • Complex output: 4x, 8x, or 16x decimation
    • Four independent 32-Bit NCOs per DDC
  • Power consumption: 3 W
  • Power supplies: 1.1 V, 1.9 V

The ADC12DJ3200 device is an RF-sampling, giga-sample, analog-to-digital converter (ADC) that can directly sample input frequencies from DC to above 10 GHz. In dual-channel mode, the ADC12DJ3200 can sample up to 3200 MSPS and up to 6400 MSPS in single-channel mode. Programmable tradeoffs in channel count (dual-channel mode) and Nyquist bandwidth (single-channel mode) allow development of flexible hardware that meets the needs of both high channel count or wide instantaneous signal bandwidth applications. Full-power input bandwidth (–3 dB) of 8.0 GHz, with usable frequencies exceeding the –3-dB point in both dual- and single-channel modes, allows direct RF sampling of L-band, S-band, C-band, and X-band for frequency agile systems.

The ADC12DJ3200 uses a high-speed JESD204B output interface with up to 16 serialized lanes and subclass-1 compliance for deterministic latency and multi-device synchronization. The serial output lanes support up to 12.8 Gbps and can be configured to trade-off bit rate and number of lanes. Innovative synchronization features, including noiseless aperture delay (TAD) adjustment and SYSREF windowing, simplify system design for phased array radar and MIMO communications. Optional digital down converters (DDCs) in dual-channel mode allow for reduction in interface rate (real and complex decimation modes) and digital mixing of the signal (complex decimation modes only).

The ADC12DJ3200 device is an RF-sampling, giga-sample, analog-to-digital converter (ADC) that can directly sample input frequencies from DC to above 10 GHz. In dual-channel mode, the ADC12DJ3200 can sample up to 3200 MSPS and up to 6400 MSPS in single-channel mode. Programmable tradeoffs in channel count (dual-channel mode) and Nyquist bandwidth (single-channel mode) allow development of flexible hardware that meets the needs of both high channel count or wide instantaneous signal bandwidth applications. Full-power input bandwidth (–3 dB) of 8.0 GHz, with usable frequencies exceeding the –3-dB point in both dual- and single-channel modes, allows direct RF sampling of L-band, S-band, C-band, and X-band for frequency agile systems.

The ADC12DJ3200 uses a high-speed JESD204B output interface with up to 16 serialized lanes and subclass-1 compliance for deterministic latency and multi-device synchronization. The serial output lanes support up to 12.8 Gbps and can be configured to trade-off bit rate and number of lanes. Innovative synchronization features, including noiseless aperture delay (TAD) adjustment and SYSREF windowing, simplify system design for phased array radar and MIMO communications. Optional digital down converters (DDCs) in dual-channel mode allow for reduction in interface rate (real and complex decimation modes) and digital mixing of the signal (complex decimation modes only).
filter Andere Highspeed-ADCs (≥ 10 MSPS) suchen
Herunterladen Video mit Transkript ansehen Video

Ähnliche Produkte, die für Sie interessant sein könnten

open-in-new Alternativen vergleichen
Selbe Funktionalität wie der verglichene Baustein bei gleicher Anschlussbelegung
ADC08DJ5200RF AKTIV 8-Bit-RF-Sampling-ADC mit 5.2-Zweikanal-GSPS oder 10.4-Zweikanal-GSPS ADC08DJ5200RF offers higher speed, lower resolution, and no DDC.
ADC12DJ4000RF AKTIV 12-Bit-RF-Sampling-ADC mit 4-Zweikanal-GSPS oder 8-Einkanal-GSPS ADC12DJ4000RF offers higher speed, DDC in both single and dual modes, and internal dither.

Technische Dokumentation

star =Von TI ausgewählte Top-Empfehlungen für dieses Produkt
Keine Ergebnisse gefunden. Bitte geben Sie einen anderen Begriff ein und versuchen Sie es erneut.
Alle anzeigen 10
Top-Dokumentation Typ Titel Format-Optionen Datum
* Data sheet ADC12DJ3200 6.4-GSPS Single-Channel or 3.2-GSPS Dual-Channel, 12-bit, RF-Sampling Analog-to-Digital Converter (ADC) datasheet (Rev. A) PDF | HTML 21 Feb 2019
Application note Comparing Active vs. Passive High-Speed/RF A/D Converter Front Ends PDF | HTML 28 Mär 2025
Application note Evaluating High-Speed, RF ADC Converter Front-end Architectures PDF | HTML 26 Mär 2025
Technical article So, what's a VNA anyway? PDF | HTML 23 Aug 2019
Technical article So, what's the deal with frequency response? PDF | HTML 23 Aug 2019
Technical article So, what are S-parameters anyway? PDF | HTML 23 Mai 2019
Application note Intel Stratix 10 GX 16-Lane RX JESD204B-ADC12DJ3200 Interoperability Reference Design 30 Mai 2018
Technical article Preparing for 5G applications: sync your multichannel JESD204B data acquisition sy PDF | HTML 28 Aug 2017
Technical article High-speed data converter clocking for JESD204B PDF | HTML 07 Jul 2017
Analog Design Journal Designing a modern power supply for RF sampling converters 26 Apr 2017

Design und Entwicklung

Weitere Bedingungen oder erforderliche Ressourcen enthält gegebenenfalls die Detailseite, die Sie durch Klicken auf einen der unten stehenden Titel erreichen.

Evaluierungsplatine

ADC12DJ3200EVM — ADC12DJ3200-HF-Abtast-ADC-Evaluierungsmodul mit 12 Bit, Dual 3,2 GSPS oder Einzel 6,4 GSPS

Das ADC12DJ3200-EVM wurde entwickelt, um die ADC12DJ3200-Familie von Hochgeschwindigkeits-Analog-Digital-Wandlern (ADCs) auszuwerten. Das EVM ist mit dem ADC12DJ3200 bestückt, einem 12-Bit, Dual-Channel 3,2 GSPS oder Single-Channel 6,4 GSPS ADC mit JESD204B-Schnittstelle, und ermöglicht die (...)
Benutzerhandbuch: PDF
Nicht verfügbar auf TI.com
Evaluierungsplatine

ABACO-3P-FMC134 — Abaco Systems ® -Direktkonvertierung für HF-Wandler, 4 Kanäle, 3,2 GSPS oder 2 Kanäle, 6,4 GSPS, FPG

Der Abaco FMC134 stellt vier 12-Bit-Analog-Digital-Wandler (ADCs) mit 3,2 GSPS oder zwei 12-Bit-Analog-Digital-Wandler (ADCs) mit 6,4 GSPS bereit. Das Modul hebt den zweikanaligen 12-Bit-A/D-Wandler ADC12DJ3200 mit 3,2 GSPS von Texas Instruments auf einer Tochterkarte mit (...)

Von: Abaco Systems
Partner-Website besuchen
Evaluierungsplatine

ANNAP-3P-WWDM60 — Annapolis Microsystems 4-Kanal-ADC, 2-Kanal-DAC FPGA-Mezzanine-Karte für bis zu 10 GSPS

This high performance WILD FMC+ DM60 ADC & DAC has two input bandwidth options, internal sample clock options and internal 10MHz reference clock options. The WWDM60 has a choice of speed grades that utilize the ADC12DJ2700, ADC12DJ3200 and ADC12DJ5200RF up to 10GSPS. It allows for ADC and DAC (...)
Von: Annapolis Micro Systems
Partner-Website besuchen
Evaluierungsplatine

PENTEK-3P-71141-XMC — Pentek-Modell 71141 1-Kanal, 6,4 GHz oder 2-Kanal, 3,2 GHz-ADC, 2-Kanal-DAC mit 6,4 GHz Kintex Ultra

Accelerate your project by considering a complete off-the-shelf board that utilizes the ADC12DJ3200. The Pentek Jade® Model 71141 is an ideal radar and software radio interface solution that includes the Texas Instrument's ADC12DJ3200 ADC. The solution from Pentek provides a one-channel 6.4GSPS (...)

Von: Pentek Inc.
Partner-Website besuchen
Firmware

SLAC748 — Arria10 + ADC12DJ3200 JMODE0 Design Firmware

Unterstützte Produkte und Hardware

Unterstützte Produkte und Hardware
Herunterladen
Firmware

SLVC698 — Xilinx KCU105 + ADC12DJ3200 JMODE0/JMODE2 Design Firmware

Unterstützte Produkte und Hardware

Unterstützte Produkte und Hardware
Herunterladen
Firmware

TI204C-IP — Request for JESD204 rapid design IP

The JESD204 rapid design IP has been designed to enable FPGA engineers to achieve an accelerated path to a working JESD204 system. The IP has been architected in a way that downstream digital processing and other application logic are isolated from most of the performance- and timing-critical (...)

Unterstützte Produkte und Hardware

Unterstützte Produkte und Hardware
Anfordern
GUI für Evaluierungsmodul (EVM)

DATACONVERTERPRO-SW — High Speed Data Converter Pro GUI Installer, v5.31

This high-speed data converter pro GUI is a PC (Windows® XP/7/10 compatible) program designed to aid in evaluation of most TI high-speed data converter [analog-to-digital converter (ADC) and digital-to-analog converter (DAC)] and analog front-end (AFE) platforms. Designed to support the entire (...)

Unterstützte Produkte und Hardware

Unterstützte Produkte und Hardware
Herunterladen
GUI für Evaluierungsmodul (EVM)

SLAC745 — ADC12DJxx00 GUI

Unterstützte Produkte und Hardware

Unterstützte Produkte und Hardware
Herunterladen
Simulationsmodell

ADC12DJ3200 S-Parameter Model

SLVMD69.ZIP (10 KB) - S-Parameter Model
Herunterladen
Simulationsmodell

ADC12DJ3200 and ADC12DJ3200QML-SP IBIS and IBIS-AMI Model

SLVMDV3.ZIP (47828 KB) - IBIS-AMI Model
Herunterladen
Berechnungstool

FREQ-DDC-FILTER-CALC — RF-Sampling Frequency Planner, Analog Filter, and DDC Excel Calculator

This Excel calculator provides system designers a way to simplify the design and debugging of direct RF-sampling receivers. It offers three functions: frequency planning, analog filtering, and decimation filter spur location.

In the concept phase, a frequency-planning tool enables fine tuning of (...)

Unterstützte Produkte und Hardware

Unterstützte Produkte und Hardware
Herunterladen
Simulationstool

PSPICE-FOR-TI — PSpice® für TI Design-und Simulationstool

PSpice® für TI ist eine Design- und Simulationsumgebung, welche Sie dabei unterstützt, die Funktionalität analoger Schaltungen zu evaluieren. Diese Design- und Simulationssuite mit vollem Funktionsumfang verwendet eine analoge Analyse-Engine von Cadence®. PSpice für TI ist kostenlos erhältlich und (...)
Anfordern
Referenzdesigns

TIDA-01021 — Mehrkanaliges JESD204B 15-GHz-Taktreferenzdesign für DSO-, Radar- und 5G-Drahtlos-Tester

Hochgeschwindigkeits-Mehrkanalanwendungen erfordern präzise Taktungslösungen, die in der Lage sind, Kanal-zu-Kanal-Anpassung des Versatzes (Skew) zu minimieren, um eine optimale Systemleistung in Bezug auf SNR, SFDR und ENOB zu erzielen. Dieses Referenzdesign kann zwei Hochgeschwindigkeitskanäle (...)
Design guide: PDF
Schaltplan: PDF
Referenzdesigns

TIDA-01022 — Referenzdesign für flexibles Mehrkanal-AFE mit 3,2 GSPS für DSOs, Radar und drahtlose 5G-Prüfgeräte

Dieses Referenzdesign für eine Hochgeschwindigkeits-Mehrkanal-Datenerfassung ermöglicht eine optimale Systemleistung. Systementwickler müssen kritische Designparameter wie Takt-Jitter und Taktversatz bei der Erzeugung von Mehrkanal-Hochgeschwindigkeitstakten berücksichtigen, die sich auf das SRV, (...)
Design guide: PDF
Schaltplan: PDF
Referenzdesigns

TIDA-01023 — Referenzdesign zur JESD204B-Takt-Erzeugung mit hoher Kanalanzahl für RADAR- und 5G-Drahtlostester

Highspeed-Mehrkanalanwendungen erfordern rauscharme und skalierbare Taktlösungen, die eine präzise Kanal-zu-Kanal-Anpassung des Versatzes ermöglichen, um ein optimales System-SNR, SFDR und ENOB zu erreichen. Dieses Referenzdesign unterstützt synchronisierte Taktgeber mit hoher Kanalanzahl von (...)
Design guide: PDF
Schaltplan: PDF
Referenzdesigns

TIDA-01024 — Referenzdesign JESD204B-Daisy-Chain-Taktquelle , hoher Kanalzahl für RADAR- und 5G-Drahtlos-Tester

Highspeed-Mehrkanalanwendungen erfordern rauscharme und skalierbare Taktlösungen, die eine präzise Kanal-zu-Kanal-Anpassung des Versatzes ermöglichen, um ein optimales System-SNR, SFDR und ENOB zu erreichen. Dieses Referenzdesign unterstützt die Skalierung bis zu JESD204B synchronisierte Taktgeber (...)
Design guide: PDF
Schaltplan: PDF
Referenzdesigns

TIDA-01027 — Referenzdesign für Stromversorgung mit geringem Rauschverhalten zur Maximierung der Leistung von 12,

Dieses Referenzdesign demonstriert ein effizientes, rauscharmes Fünf-Schienen-Stromversorgungsdesign für sehr schnelle Datenerfassungssysteme (Data Acquisition, DAQ) mit einer Leistung von >  12,8 GSPS. Die DC/DC-Wandler der Stromversorgung sind frequenzsynchronisiert und phasenverschoben, um die (...)
Design guide: PDF
Schaltplan: PDF
Referenzdesigns

TIDA-01028 — Referenzdesign für analoges Frontend mit 12,8 GSPS für Highspeed-Oszilloskope und Digitalisierer mit

Dieses Referenzdesign zeigt ein praktisches Beispiel von verschachtelten Analog/Digital-Wandlern (ADCs) zur HF-Abtastung, um eine Abtastrate von 12,8 GSPS zu erreichen. Dazu werden zwei ADCs zur HF-Abtastung zeitverschachtelt. Die Verschachtelung erfordert eine Phasenverschiebung zwischen den (...)
Design guide: PDF
Schaltplan: PDF
Referenzdesigns

TIDA-010122 — Referenzdesign zur Synchronisierung von Datenwandler-DDC- und NCO-Funktionen für Mehrkanal-HF-System

Dieses Referenzdesign befasst sich mit den Herausforderungen im Zusammenhang mit dem Synchronisierungsdesign von aufkommenden 5G-adaptierten Anwendungen, wie z. B. mMIMO (Massive Multiple Input Multiple Output), Phase-Array-Radar und Kommunikationsnutzlast. Das typische HF-Frontend enthält eine (...)
Design guide: PDF
Schaltplan: PDF
Referenzdesigns

TIDA-01442 — Radarempfänger mit direkter RF-Abtastung für das L-, S-, C- und X-Band mit ADC12DJ3200 – Referenzdes

Dieses Referenzdesign verwendet das ADC12DJ3200-Evaluierungsmodul (EVM), um einen Empfänger mit direkter HF-Abtastung für ein Radar zu demonstrieren, welches in HF, VHF, UHF, L-, S-, C- und Teil des X-Bandes arbeitet. Die große Bandbreite des Analog-Eingangs und die hohe Abtastrate (6,4 GSPS) des (...)
Design guide: PDF
Schaltplan: PDF
Gehäuse Pins CAD-Symbole, Footprints und 3D-Modelle
FCCSP (AAV) 144 Ultra Librarian
FCCSP (ZEG) 144 Ultra Librarian
Es gelten die allgemeinen Geschäftsbedingungen von TI für Evaluierungsartikel.

Bestellen & Qualität

Beinhaltete Information:
  • RoHS
  • REACH
  • Bausteinkennzeichnung
  • Blei-Finish/Ball-Material
  • MSL-Rating / Spitzenrückfluss
  • MTBF-/FIT-Schätzungen
  • Materialinhalt
  • Qualifikationszusammenfassung
  • Kontinuierliches Zuverlässigkeitsmonitoring
Beinhaltete Information:
  • Werksstandort
  • Montagestandort

Empfohlene Produkte können Parameter, Evaluierungsmodule oder Referenzdesigns zu diesem TI-Produkt beinhalten.

Support und Schulungen

TI E2E™-Foren mit technischem Support von TI-Ingenieuren

Alle Forenthemen auf Englisch anzeigen

Inhalte werden ohne Gewähr von TI und der Community bereitgestellt. Sie stellen keine Spezifikationen von TI dar. Siehe Nutzungsbedingungen.

Bei Fragen zu den Themen Qualität, Gehäuse oder Bestellung von TI-Produkten siehe TI-Support. ​​​​​​​​​​​​​​

Videos