ZHCAA01B March   2012  – July 2021 MSP430F5131 , MSP430F5132 , MSP430F5151 , MSP430F5152 , MSP430F5171 , MSP430F5172 , MSP430F5212 , MSP430F5214 , MSP430F5217 , MSP430F5219 , MSP430F5222 , MSP430F5224 , MSP430F5229 , MSP430F5232 , MSP430F5234 , MSP430F5237 , MSP430F5239 , MSP430F5242 , MSP430F5244 , MSP430F5247 , MSP430F5249 , MSP430F5252 , MSP430F5253 , MSP430F5254 , MSP430F5255 , MSP430F5256 , MSP430F5257 , MSP430F5258 , MSP430F5259 , MSP430F5304 , MSP430F5308 , MSP430F5309 , MSP430F5310 , MSP430F5324 , MSP430F5325 , MSP430F5326 , MSP430F5327 , MSP430F5328 , MSP430F5328-EP , MSP430F5329 , MSP430F5333 , MSP430F5335 , MSP430F5336 , MSP430F5338 , MSP430F5340 , MSP430F5341 , MSP430F5342 , MSP430F5358 , MSP430F5359 , MSP430F5418 , MSP430F5418A , MSP430F5419 , MSP430F5419A , MSP430F5435 , MSP430F5435A , MSP430F5436 , MSP430F5436A , MSP430F5437 , MSP430F5437A , MSP430F5438 , MSP430F5438A , MSP430F5438A-EP , MSP430F5500 , MSP430F5501 , MSP430F5502 , MSP430F5503 , MSP430F5504 , MSP430F5505 , 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  1.   商标
  2. 1ESD 简介
    1. 1.1 元件级 ESD 等级
      1. 1.1.1 人体放电模型 (HBM)
      2. 1.1.2 充电器件模型 (CDM)
    2. 1.2 系统级 ESD 等级
    3. 1.3 ESD 波形
  3. 2系统级 ESD 设计通用指南
    1. 2.1 外壳
      1. 2.1.1 外壳开口
      2. 2.1.2 外壳电缆
    2. 2.2 PCB 设计和布局
      1. 2.2.1 示例布局 - 电流环路
    3. 2.3 板载 ESD 保护器件
      1. 2.3.1 简单的无源器件
      2. 2.3.2 ESD 抑制器件
      3. 2.3.3 使用串联电阻提供 ESD 保护
    4. 2.4 电路设计和软件注意事项
      1. 2.4.1 电路设计
      2. 2.4.2 软件注意事项
    5. 2.5 ESD 测试
  4. 3系统高效 ESD 设计 (SEED)
    1. 3.1 系统级 ESD 保护方法
      1. 3.1.1 板载保护 - 初级钳位
      2. 3.1.2 片上保护 - 次级钳位
      3. 3.1.3 两级保护 - 基本 SEED 概念
    2. 3.2 系统级 ESD 设计的 SPICE 仿真方法
  5. 4基于 SEED 的 IEC 保护设计和验证 - 实际案例 1
    1. 4.1 对 IEC 应力波形建模
    2. 4.2 对 TVS 器件建模
    3. 4.3 对 MSP430 I/O 引脚建模
    4. 4.4 隔离阻抗计算
    5. 4.5 SPICE 仿真 – SEED 方法
    6. 4.6 板级验证
  6. 5系统级 ESD 保护 - 实际案例 2
  7. 6总结
  8. 7使用 TLP 参数建模
    1. 7.1 使用 TLP 参数对 TVS 器件建模 [8]
    2. 7.2 使用 TLP 参数对要保护的 IC 接口引脚建模 [8]
  9. 8参考文献
  10.   修订历史记录

3.2 系统级 ESD 设计的 SPICE 仿真方法

本节讨论了 SPICE 仿真方法，该方法利用板载 TVS 元件（初级钳位）和 IC 接口引脚（次级钳位）的传输线保护 (TLP) 数据设计了一种隔离阻抗网络，以应对 IEC 61000-4-2 应力的残留脉冲。仿真过程包括以下步骤：

  1. 对 IEC 应力波形建模

    可以使用简单的 RLC 电路对 IEC 应力波形建模。Topic Link Label4.1中的图 4-1 显示了 IEC 模型电路和生成的相应 IEC 应力波形。必须调整两个分支电路的 R、L 和 C 的值，以部分基于常用的 330Ω 和 150pF 模型，合理地表示 IEC 标准应力波形 [8]。

  2. 对 TVS 器件的 TLP 行为建模

    可以基于器件 TLP 信息对板载 TVS 器件（用作系统中的初级钳位）建模，以进行 SPICE 仿真，其中该信息包括最坏情况下的击穿电压（称为 VTVS,t1,max）和动态导通电阻（称为 RTVS,on,max）。该 TVS 器件由一个齐纳二极管模型表示。VTVS,t1,max 定义了齐纳二极管的击穿电压，RTVS,on,max 定义了安装的串联电阻的值。请参阅Topic Link Label7 了解更多详细信息。

    注：

    TVS 器件制造商最好在器件数据表中提供 SEED 方法所需的 TLP 参数。如果要使用没有提供必需的 TLP 参数的 TVS 器件，则电路板设计人员或 OEM 必须在其端部对 TVS 进行表征和建模。

  3. 要保护的接口引脚的行为

    可以使用类似于 TVS 器件的建模方法来对要保护的 IC 接口引脚建模。为 I/O 引脚的片上 ESD 保护建模所需的 SEED 参数是从 TLP 测量得出的，应由元件制造商提供。使用 SPICE 仿真，将 IC 引脚表示为带有安装的串联电阻的齐纳二极管。使用以下 IC 引脚 ESD 保护规格进行建模：(a) 触发 ESD 保护后的最小导通电压（被称为 VIC,t1,min），(b) 最大允许电流（被称为 IIC,max），以及 (c) 最小动态导通电阻（被称为 RIC,on,min）。请参阅Topic Link Label7 了解更多详细信息。

    注：

    截止本文撰写之时，德州仪器 (TI) 未在数据表中表征或指定任何 MSP430 产品的 SEED 参数。作为 ESD 目标等级行业委员会的成员，德州仪器 (TI) 正致力于制定支持 SEED 方法所需的参数规格。

  4. 使用测得的测试板数据进行校准

    此步骤包括根据测试板数据校准 SPICE 仿真模型。它应能适应多级板载初级钳位（多个 TVS 器件）以及系统中 IEC 应力点与 IC 接口引脚之间的任何其他隔离阻抗。

  5. 使用 SPICE 仿真进行 IEC 保护设计

    使用 SPICE 仿真进行 IEC 保护设计包括基于各自的 SEED 参数和隔离阻抗电路将 IEC 应力模型、TVS 和 IC 接口引脚模型组合在一起。图 3-2 展示了一个 IEC 保护设计的 SPICE 仿真示例，该示例使用一个电阻作为初级和次级钳位之间的隔离阻抗。

    注：

    可以将一个去耦电容器与初级钳位并联，以 (1) 限制 TVS 节点上的初始快速瞬态 ESD 电流脉冲的电压，以及 (2) 限制该快速瞬态的电压压摆率（即 dV/dt）。IC 引脚对 ESD 事件的响应不仅取决于给定应力的准静态特性，而且还取决于其瞬态特性，因此这种去耦电容器在大多数系统级 ESD 设计中是必不可少的。

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    使用电阻作为隔离阻抗
    图 3-2 IEC ESD 保护设计原理图