ZHCAA01B March   2012  – July 2021 MSP430F5131 , MSP430F5132 , MSP430F5151 , MSP430F5152 , MSP430F5171 , MSP430F5172 , MSP430F5212 , MSP430F5214 , MSP430F5217 , MSP430F5219 , MSP430F5222 , MSP430F5224 , MSP430F5229 , MSP430F5232 , MSP430F5234 , MSP430F5237 , MSP430F5239 , MSP430F5242 , MSP430F5244 , MSP430F5247 , MSP430F5249 , MSP430F5252 , MSP430F5253 , MSP430F5254 , MSP430F5255 , MSP430F5256 , MSP430F5257 , MSP430F5258 , MSP430F5259 , MSP430F5304 , MSP430F5308 , MSP430F5309 , MSP430F5310 , MSP430F5324 , MSP430F5325 , MSP430F5326 , MSP430F5327 , MSP430F5328 , MSP430F5328-EP , MSP430F5329 , MSP430F5333 , MSP430F5335 , MSP430F5336 , MSP430F5338 , MSP430F5340 , MSP430F5341 , MSP430F5342 , MSP430F5358 , MSP430F5359 , MSP430F5418 , MSP430F5418A , MSP430F5419 , MSP430F5419A , MSP430F5435 , MSP430F5435A , MSP430F5436 , MSP430F5436A , MSP430F5437 , MSP430F5437A , MSP430F5438 , MSP430F5438A , MSP430F5438A-EP , MSP430F5500 , MSP430F5501 , MSP430F5502 , MSP430F5503 , MSP430F5504 , MSP430F5505 , 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  1.   商标
  2. 1ESD 简介
    1. 1.1 元件级 ESD 等级
      1. 1.1.1 人体放电模型 (HBM)
      2. 1.1.2 充电器件模型 (CDM)
    2. 1.2 系统级 ESD 等级
    3. 1.3 ESD 波形
  3. 2系统级 ESD 设计通用指南
    1. 2.1 外壳
      1. 2.1.1 外壳开口
      2. 2.1.2 外壳电缆
    2. 2.2 PCB 设计和布局
      1. 2.2.1 示例布局 - 电流环路
    3. 2.3 板载 ESD 保护器件
      1. 2.3.1 简单的无源器件
      2. 2.3.2 ESD 抑制器件
      3. 2.3.3 使用串联电阻提供 ESD 保护
    4. 2.4 电路设计和软件注意事项
      1. 2.4.1 电路设计
      2. 2.4.2 软件注意事项
    5. 2.5 ESD 测试
  4. 3系统高效 ESD 设计 (SEED)
    1. 3.1 系统级 ESD 保护方法
      1. 3.1.1 板载保护 - 初级钳位
      2. 3.1.2 片上保护 - 次级钳位
      3. 3.1.3 两级保护 - 基本 SEED 概念
    2. 3.2 系统级 ESD 设计的 SPICE 仿真方法
  5. 4基于 SEED 的 IEC 保护设计和验证 - 实际案例 1
    1. 4.1 对 IEC 应力波形建模
    2. 4.2 对 TVS 器件建模
    3. 4.3 对 MSP430 I/O 引脚建模
    4. 4.4 隔离阻抗计算
    5. 4.5 SPICE 仿真 – SEED 方法
    6. 4.6 板级验证
  6. 5系统级 ESD 保护 - 实际案例 2
  7. 6总结
  8. 7使用 TLP 参数建模
    1. 7.1 使用 TLP 参数对 TVS 器件建模 [8]
    2. 7.2 使用 TLP 参数对要保护的 IC 接口引脚建模 [8]
  9. 8参考文献
  10.   修订历史记录

4.4 隔离阻抗计算

图 4-3 显示了 IEC 保护的 SEED 方法仿真。如上述几节所述，该方法使用 SEED 参数对 TVS 器件和 MSP430 I/O 引脚建模。

GUID-74303008-1A47-4C44-80DF-F6867505DA51-low.png图 4-3 SEED 方法仿真原理图

图 4-3 显示，IEC ESD 电流脉冲首先被 TVS 器件（初级钳位）和去耦电容旁路到 GND，从而限制 IEC 应力脉冲的感应电压。TVS 二极管最大击穿电压加上 TVS 两端的动态电压（基于导通电阻和通过 TVS 的电流）表示在隔离阻抗处呈现的残留脉冲的电压。使用与 TVS 模型并联的去耦电容限制 TVS 节点处 IEC 脉冲的初始快速瞬态电流峰值引起的电压。因此，对于所有进一步的计算，均使用慢放电曲线的峰值 IEC 电流（约为 18A）。当最大 IEC 脉冲电流 (IIEC,max) 约为 18A，TVS 导通电阻 (RTVS,on,max) 约为 1Ω 时，在隔离阻抗处出现的残留脉冲的最大电压的计算方法为：

VTVS,max = VTVS,t1,max + (IIEC,max × RTVS,on,max)

VTVS,max = 9.5V + (18A × 1Ω)

VTVS,max ≈ 27.5V

在本例中，隔离阻抗由初级和次级钳位之间的电阻表示。此电阻器的值是根据所需电阻器两端的最大压降计算的，这样，IC 引脚上最坏情况下出现的 ESD 电流和电压不会受到残留 ESD 应力的破坏。

假设 MSP430 I/O 引脚片上 ESD 保护导通电压（ESD 保护触发时）为 VIC,t1,min = 2.6V，最小导通电阻为 RIC,on,min = 1.15Ω 且最大允许电流为 IIC,max = 1.47A，则 IC 引脚上出现的最大允许电压的计算方法为：

VIC,max = VIC,t1,min + (IIC,max × RIC,on,min)

VIC,max = 2.6V + (1.47A × 1.15Ω)

VIC,max ≈ 4.3V

因此，最小隔离或去耦电阻值的计算方法为：

GUID-77B8CB04-A0D8-4427-851B-23096469D95B-low.gif