ZHCAA01B March   2012  – July 2021 MSP430F5131 , MSP430F5132 , MSP430F5151 , MSP430F5152 , MSP430F5171 , MSP430F5172 , MSP430F5212 , MSP430F5214 , MSP430F5217 , MSP430F5219 , MSP430F5222 , MSP430F5224 , MSP430F5229 , MSP430F5232 , MSP430F5234 , MSP430F5237 , MSP430F5239 , MSP430F5242 , MSP430F5244 , MSP430F5247 , MSP430F5249 , MSP430F5252 , MSP430F5253 , MSP430F5254 , MSP430F5255 , MSP430F5256 , MSP430F5257 , MSP430F5258 , MSP430F5259 , MSP430F5304 , MSP430F5308 , MSP430F5309 , MSP430F5310 , MSP430F5324 , MSP430F5325 , MSP430F5326 , MSP430F5327 , MSP430F5328 , MSP430F5328-EP , MSP430F5329 , MSP430F5333 , MSP430F5335 , MSP430F5336 , MSP430F5338 , MSP430F5340 , MSP430F5341 , MSP430F5342 , MSP430F5358 , MSP430F5359 , MSP430F5418 , MSP430F5418A , MSP430F5419 , MSP430F5419A , MSP430F5435 , MSP430F5435A , MSP430F5436 , MSP430F5436A , MSP430F5437 , MSP430F5437A , MSP430F5438 , MSP430F5438A , MSP430F5438A-EP , MSP430F5500 , MSP430F5501 , MSP430F5502 , MSP430F5503 , MSP430F5504 , MSP430F5505 , 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  1.   商标
  2. 1ESD 简介
    1. 1.1 元件级 ESD 等级
      1. 1.1.1 人体放电模型 (HBM)
      2. 1.1.2 充电器件模型 (CDM)
    2. 1.2 系统级 ESD 等级
    3. 1.3 ESD 波形
  3. 2系统级 ESD 设计通用指南
    1. 2.1 外壳
      1. 2.1.1 外壳开口
      2. 2.1.2 外壳电缆
    2. 2.2 PCB 设计和布局
      1. 2.2.1 示例布局 - 电流环路
    3. 2.3 板载 ESD 保护器件
      1. 2.3.1 简单的无源器件
      2. 2.3.2 ESD 抑制器件
      3. 2.3.3 使用串联电阻提供 ESD 保护
    4. 2.4 电路设计和软件注意事项
      1. 2.4.1 电路设计
      2. 2.4.2 软件注意事项
    5. 2.5 ESD 测试
  4. 3系统高效 ESD 设计 (SEED)
    1. 3.1 系统级 ESD 保护方法
      1. 3.1.1 板载保护 - 初级钳位
      2. 3.1.2 片上保护 - 次级钳位
      3. 3.1.3 两级保护 - 基本 SEED 概念
    2. 3.2 系统级 ESD 设计的 SPICE 仿真方法
  5. 4基于 SEED 的 IEC 保护设计和验证 - 实际案例 1
    1. 4.1 对 IEC 应力波形建模
    2. 4.2 对 TVS 器件建模
    3. 4.3 对 MSP430 I/O 引脚建模
    4. 4.4 隔离阻抗计算
    5. 4.5 SPICE 仿真 – SEED 方法
    6. 4.6 板级验证
  6. 5系统级 ESD 保护 - 实际案例 2
  7. 6总结
  8. 7使用 TLP 参数建模
    1. 7.1 使用 TLP 参数对 TVS 器件建模 [8]
    2. 7.2 使用 TLP 参数对要保护的 IC 接口引脚建模 [8]
  9. 8参考文献
  10.   修订历史记录

6 总结

元件级 ESD 等级（HBM 和 CDM）与系统级 ESD 等级 (IEC) 并不相关。元件级等级解决了在 ESD 保护区 (EPA)（例如制造和组装环境）中的组件或 IC 处理问题。提高元件级 ESD 等级以保护器件免受系统级 ESD 脉冲的影响会导致 IC 面积增加和功能性能下降（例如，泄漏电流增加或开关速度降低），并且可能不经济，与为系统级 ESD 保护增加添加外部板载 ESD 保护相比时，尤其如此。而且，在大多数情况下，即使提高了 IC 级 ESD 等级，也无法实现完整的系统级 ESD 稳健性。相反，随着 ESD 控制装置制造水平的改进，ESD 目标等级行业委员会和 JEDEC 建议降低安全处理 IC 所需的元件级 ESD 等级。

设计具有稳健 ESD 保护功能的系统需要一个整体的方法。它要求电路板设计人员和 OEM (1) 在设计初期就了解并评估其系统中的 ESD 影响；(2) 在设计和开发过程中从一开始就遵循 ESD 抗扰设计指南；(3) 在各开发阶段执行系统级 ESD 测试（根据 IEC 61000-4-2），以帮助识别和修复设计中与 ESD 相关的薄弱点。