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ZHDA041 January 2026 AM62P

3.5.5 通过/未通过检查

下面的表 3-5 说明了建立/保持时间、压摆率、DCD 和脉冲宽度检查，以确保符合 JESD84-B51 规范。额外的回勾检查可确保信号满足 VIH/VIL 电压电平要求。单独详细说明了针对 CLK、DATA 和 CMD 的每项检查（如适用）。有关 JEDEC 检查，请参阅 JESD84-B51 表 212 — HS200 器件输入时序（JESD84-B51 第 10.8.2 节）和表 215 — HS400 器件输入时序（JESD84-B51 第 10.10.1 节）。

表 3-5 通过/未通过检查

参数	CLK	DATA	CMD
建立/保持时间	不适用	在非电源感知模式下使用 IBIS 模型运行仿真并分析结果相对于 CLK 信号，对 DAT[7:0] 信号应用 1/4 时钟周期延迟（请参阅图 3-3）。使用数据表开关特性时序表中相应的输出建立时间或输出保持时间。例如，检查建立时间裕度时使用输出建立时间 (HS4009)，检查保持时间裕度时使用输出保持时间 (HS40011)。建立时间：总体裕度 E = (A – B – C) – D，从数据表最小输出建立时间参数 (A) 中减去以下三个值，以确定是否有足够的裕度满足所连接器件的建立要求： B：在所连接 eMMC 器件的 BGA 上测得的最慢仿真 DAT 信号压摆：上升转换时从 VCC/2 到 VIH（请参阅图 3-5）或下降转换时从 VCC/2 到 VIL（请参阅图 3-6）。⁽⁴⁾ C：根据 IBIS/SPICE 相关性进行调整：⁽³⁾ FF 角为 80ps SS 角为 35ps D：连接的 eMMC 器件所需的建立时间为 400ps（根据 JESD84-B51 标准⁽¹⁾）从数据表最小输出建立时间值中减去这三个值后，总体裕度 (E) 需要为正才能通过保持时间：总体裕度 E = (A – B – C) – D，从数据表最小输出保持时间参数 (A) 中减去以下三个值，以确定是否有足够的裕度满足所连接器件的保持要求： B：在所连接 eMMC 器件的 BGA 上测得的最慢仿真 DAT 信号压摆：上升转换时从 VIL 到 VCC/2（请参阅图 3-5）或下降转换时从 VIH 到 VCC/2（请参阅图 3-6）。⁽⁴⁾ C：根据 IBIS/SPICE 相关性进行调整：⁽³⁾ FF 角为 80ps SS 角为 35ps D：连接的 eMMC 器件所需的保持时间为 400ps（根据 JESD84-B51 标准⁽¹⁾）从数据表最小输出保持时间值中减去这三个值后，总体裕度 (E) 需要为正才能通过	在非电源感知模式下使用 IBIS 模型运行仿真并分析结果相对于每次上升 CLK 转换，对 CMD 信号应用 1/4 时钟周期 + 400ps 延迟（请参阅图 3-4）。使用数据表开关特性时序表中相应的输出建立时间或输出保持时间。例如，检查建立时间裕度时使用输出建立时间 (HS4008)，检查保持时间裕度时使用输出保持时间 (HS40010)。建立时间：总体裕度 E = (A – B – C) – D，从数据表最小输出建立时间参数中减去以下三个值，以确定是否有足够的裕度满足所连接器件的建立要求： B：在所连接 eMMC 器件的 BGA 上测得的最慢仿真 CMD 信号压摆：上升转换时从 VCC/2 到 VIH（请参阅图 3-5）或下降转换时从 VCC/2 到 VIL（请参阅图 3-6）。⁽⁴⁾ C：根据 IBIS/SPICE 相关性进行调整：⁽³⁾ FF 角为 80ps SS 角为 35ps D：连接的 eMMC 器件所需的建立时间为 1400ps（根据 JESD84-B51 标准⁽²⁾）从数据表最小输出建立时间值中减去这三个值后，总体裕度 (E) 需要为正才能通过保持时间：总体裕度 E = (A – B – C) – D，从数据表最小输出保持时间参数中减去以下三个值，以确定是否有足够的裕度满足所连接器件的保持要求： B：在所连接 eMMC 器件的 BGA 上测得的最慢仿真 CMD 信号压摆：上升转换时从 VIL 到 VCC/2（请参阅图 3-5）或下降转换时从 VIH 到 VCC/2（请参阅图 3-6）。⁽⁴⁾ C：根据 IBIS/SPICE 相关性进行调整：⁽³⁾ FF 角为 80ps SS 角为 35ps D：连接的 eMMC 器件所需的保持时间为 800ps（根据 JESD84-B51 标准⁽²⁾）从数据表最小输出保持时间值中减去这三个值后，总体裕度 (E) 需要为正才能通过
VIH/VIL（回勾）	在非电源感知模式下使用 IBIS 模型运行仿真并分析结果确保电压区域在 (VIL - 60mV)⁽³⁾ 和 (VIH + 60mV)⁽³⁾ 之间时，仿真 CLK 信号对上升和下降转换均保持单调。此外，还要确保仿真 CLK 信号上升转换升至高于 (VIH + 60mV)⁽³⁾ 并保持高于 (VIH + 60mV)⁽³⁾，直到下一次下降转换；而下降转换降至低于 (VIL - 60mV)⁽³⁾ 并保持低于 (VIL - 60mV)⁽³⁾，直到下一次上升转换。电压区域在 (VIL - 60mV)⁽³⁾ 和 (VIH + 60mV)⁽³⁾ 范围之外时，CLK 信号可能非单调。请参阅图 3-7 中的示例。 CLK 信号在 (VIL - 60mV)⁽³⁾ 和 (VIH + 60mV)⁽³⁾ 之间必须为单调。请参阅图 3-8 中的示例。	在非电源感知模式下使用 IBIS 模型运行仿真并分析结果确保仿真 DAT 信号上升转换升至高于 VIH，下降转换降至低于 VIL，并具有足够的时序裕度，才能通过上述“建立时间/保持时间通过/未通过检查”中的建立测试。如果仿真 DAT 信号有回勾，则上述建立时间计算中使用的最慢仿真 DAT 信号压摆分量需要从上一次上升沿转换高于 (VIH + 60mV)⁽³⁾ 或下降沿转换低于 (VIL - 60mV)⁽³⁾ 时开始测量。请参阅此压摆测量的示例：图 3-9 中所示为上升 DAT 信号（有回勾），图 3-10 中所示为下降 DAT 信号（有回勾）	在非电源感知模式下使用 IBIS 模型运行仿真并分析结果确保仿真 CMD 信号上升转换升至高于 VIH，下降转换降至低于 VIL，并具有足够的时序裕度，才能通过上述“建立时间/保持时间通过/未通过检查”中的建立测试。如果仿真 CMD 信号有回勾，则上述建立时间计算中使用的最慢仿真 CMD 信号压摆分量需要从上一次上升沿转换高于 (VIH + 60mV)⁽³⁾ 或下降沿转换低于 (VIL - 60mV)⁽³⁾ 时开始测量。请参阅此压摆测量的示例：图 3-9 中所示为上升 CMD 信号（有回勾），图 3-10 中所示为下降 CMD 信号（有回勾）
压摆率	在非电源感知模式下使用 IBIS 模型运行仿真并分析结果确保在所连接的 eMMC 器件上，仿真 CLK 信号压摆率（上升转换时从 VIL 到 VIH 测量，下降转换时从 VIH 到 VIL 测量）大于或等于 1.45V/ns 的最小压摆率要求（根据 JESD84-B51 中的压摆率 1.125V/ns，加上 IBIS 仿真所需的 30% 额外裕度⁽³⁾）请参阅 JESD84-B51 表 215 — HS400 器件输入时序中的“输入 CLK 压摆率”。通过和未通过的压摆率示例如下所示：图 3-11 中为上升 CLK 信号，图 3-12 中为下降 CLK 信号	在非电源感知模式下使用 IBIS 模型运行仿真并分析结果确保在所连接的 eMMC 器件上，仿真 DAT 信号压摆率（上升转换时从 VIL 到 VIH 测量，下降转换时从 VIH 到 VIL 测量）大于或等于 1.45V/ns 的最小压摆率要求（根据 JESD84-B51 中的压摆率 1.125V/ns，加上 IBIS 仿真所需的 30% 额外裕度⁽³⁾）如果仿真 DAT 信号有回勾，则确保在所连接的 eMMC 器件上，仿真 DAT 信号压摆率（上升转换时从 VIL 到 (VIH + 60mV)⁽³⁾ 测量，下降转换时从 VIH 到 (VIL - 60mV)⁽³⁾ 测量）大于或等于 1.45V/ns 的最小压摆率要求（根据 JESD84-B51 中的压摆率 1.125V/ns，加上 IBIS 仿真所需的 30% 额外裕度⁽³⁾）请参阅 JESD84-B51 表 215 — HS400 器件输入时序中的“输入 DAT 压摆率”。通过和未通过的压摆率示例如下所示：图 3-13 中为上升 DAT 信号，图 3-14 中为下降 DAT 信号通过和未通过的压摆率示例如下所示：图 3-15 中为上升 DAT 信号（有回勾），图 3-16 中为下降 DAT 信号（有回勾）	不适用
DCD	在非电源感知模式下使用 IBIS 模型运行仿真并分析结果总体裕度 G = A - B - C - D - E - F，从最差的仿真 CLK 信号占空比失真测量值 (B) 中减去以下值，以确定是否有足够的裕度： A：JESD84-B51 规范（tCKDCD 最大值 300ps） B：IBIS 仿真的 DCD 测量值 — 请参阅 JESD84-B51 图 88 — HS400 器件数据输入时序中的 tCKDCD 时序定义。另请参阅节 3.5.4 C：根据 IBIS/SPICE 相关性对 DCD 进行调整 (39ps)⁽³⁾ D：beta 工艺 (SF/FS) 角的调整 (8ps) E：CLK 树和 PHY 电平移位器的影响 (42ps) F：PLL 抖动的影响 (61ps) 从测量的 DCD 中减去这些值后，总体裕度 (G) 需要为正才能通过请参阅 JESD84-B51 表 215 — HS400 器件输入时序和图 88 — HS400 器件数据输入时序中的 tCKDCD 时序。另请参阅图 3-17	不适用	不适用
脉冲宽度	在非电源感知模式下使用 IBIS 模型运行仿真并分析结果总体裕度 G = B - A - C - D - E - F，从最差的仿真 CLK 脉冲宽度测量值 (B) 中减去以下值，以确定是否有足够的裕度： B：IBIS 仿真的脉冲宽度 — 请参阅 JESD84-B51 图 88 — HS400 器件数据输入时序中的 tCKMPW 时序定义。另请参阅节 3.5.4 A：JESD84-B51（最小 tCKMPW：2.2ns） C：根据 IBIS/SPICE 相关性对脉冲宽度进行调整 (39ps)⁽³⁾ D：beta 工艺 (SF/FS) 角的调整 (8ps) E：CLK 树和 PHY 电平移位器的影响 (42ps) F：PLL 抖动的影响 (61ps) 从测量的脉冲宽度中减去这些值后，总体裕度 (G) 需要为正才能通过请参阅 JESD84-B51 表 215 — HS400 器件输入时序和图 88 — HS400 器件数据输入时序中的 tCKMPW 时序。另请参阅图 3-17	不适用	不适用

(1) JEDEC HS400 规范请参阅表 215 — HS400 器件输入时序（eMMC JESD84-B51 第 10.10.1 节）。

(2) JEDEC HS200 规范请参阅表 212 — HS200 器件输入时序（eMMC JESD84-B51 第 10.8.2 节）。

(3) IBIS 仿真的结果需要根据 IBIS/SPICE 相关性进行调整（与 SPICE 仿真结果相比，IBIS 仿真结果较为乐观）。

(4) 对于建立时间/保持时间计算，需要减去 VCC/2 和 VIL/VIH 之间的最慢信号压摆，因为这些参数的 TI 数据表时序基准是从 DAT 或 CMD 信号转换的 VCC/2 到 CLK 信号转换的 VCC/2，而 JESD84-B51 定义的建立时序基准是从 DAT 或 CMD 信号转换的 VIL 或 VIH 到 CLK 信号转换的 VCC/2。