本文档说明了仿真策略和用途，并提供了用于评估 JESD84-B51 规范中的每个参数是否满足正裕度的计算详细信息。

采用 SOC 封装、电路板和 eMMC 封装互连的精确模型，使用 SOC 和 eMMC 器件的 IBIS 模型进行仿真。将 IBIS 仿真的测量值与 TI 数据表中的输出时序参数相结合，以证明时序裕度符合 JESD84-B51 规范。

TI 使用完全相同的系统（SOC 模型、eMMC 模型、封装模型和电路板）执行电源感知 SPICE 仿真和本应用笔记中所述的 IBIS 仿真方法。IBIS 仿真的测量值必须包括根据 IBIS/SPICE 相关性进行调整，以便使 IBIS 仿真方法的结果与电源感知 SPICE 仿真的结果保持一致。这就是在 IBIS 仿真中如何考虑电源噪声的影响。主要目的是考虑 IBIS 仿真中相对于电源感知 SPICE 仿真可能存在的乐观偏差。请勿设置电源感知 IBIS 仿真，因为电源噪声已通过环路电感和交流阻抗检查控制在可接受的范围内。请参阅 节 3.3 和 节 3.4。

通过在为 IBIS 仿真提取的相应 S 参数模型中包含所有信号布线，将电路板和封装上的信号串扰纳入考虑。

SOC IBIS 模型支持典型值 (TT)、最小值 (SS) 和最大值 (FF) 工艺角：

• 典型值 (TT)：
  • IO 电压 = 1.8V
  • 内核电压 = 0.85V
• 最小值 (SS)：
  • IO 电压 = 1.8V × 0.9 = 1.62V
  • 内核电压 = 0.85V × 0.9 = 0.765V
• 最大值 (FF)：
  • IO 电压 = 1.8V × 1.1 = 1.98V
  • 内核电压 = 0.85V × 1.1 = 0.935V

建立/保持时间

DAT 和 CMD 的建立和保持时间必须满足 JESD84-B51 规范中的输入建立时间和输入保持时间参数要求。使用下面描述的仿真策略，根据 IBIS 模型仿真计算系统中的总体裕度。对于这些计算，使用 TI 数据表中的输出建立时间和输出保持时间参数。

数据表“MMC0 开关特性 — HS400 模式表”中定义了输出建立时间参数和输出保持时间参数。这些参数包括 TI 数据表的 MMC0 时序条件表中定义的最大传播延迟不匹配值。需要注意的是，对于建立时间/保持时间计算，需要减去 VCC/2 和 VIL/VIH 之间的最慢信号压摆，因为这些参数的 TI 数据表时序基准是从 DAT 或 CMD 信号转换的 VCC/2 到 CLK 信号转换的 VCC/2，而 JESD84-B51 定义的建立时序基准是从 DAT 或 CMD 信号转换的 VIL 或 VIH 到 CLK 信号转换的 VCC/2。

• E：总体裕度
  • E = (A – B – C) – D
  • E 需要大于零才能有裕度
  • 使用 FF 和 SS 仿真中的测量值（以及根据 IBIS/SPICE 相关性进行的相应 FF/SS 调整），计算数据建立、数据保持、CMD 建立和 CMD 保持的总体裕度。在评估总体裕度时，应考虑提供最小裕度的结果 E。表 3-2 提供了 FF 角的示例，这是 SK-AM62P-LP (PROC164E2) 最坏的情况。
• A：数据表中的 AM62P 交流时序规范
  • 输出建立时间 HS4008 (CMD)、HS4009 (DAT)
  • 输出保持时间 HS40010 (CMD)、HS40011 (DAT)
• B：eMMC 器件上 CMD 或 DAT 信号从 VCC/2 到 VIH/VIL 的最坏情况上升/下降时间 — 根据 IBIS 仿真结果测量。请参阅图 3-5 和图 3-6。
• C：根据 IBIS/SPICE 相关性进行调整
  • IBIS 模型的建立/保持时间计算相对于 SPICE 较为乐观
  • • FF 角为 80ps
    • SS 角为 35ps
  • 需要从仿真的相应 FF 或 SS 角总体裕度计算中减去此调整值
• D：如 JESD84-B51 规范中所定义的 CMD/DAT 的输入建立时间/输入保持时间。

VIH/VIL（回勾）

由于反射、电源噪声、串扰和其他因素，信号可能会表现出回勾。所仿真的 CLK 和 CMD 信号在 (VIL - RBMargin) 至 (VIH + RBMargin) 电压区间内，上升和下降转换均必须保持单调，其中 RBMargin 针对 SS 和 FF 工艺角按 表 3-3 中的定义取值。存在回勾时的良好 CLK/CMD 信号示例参见 图 3-7。存在回勾时的不良 CLK/CMD 信号示例参见 图 3-8。如果回勾在 VIH/VIL 电平附近发生，则 DAT 的建立/保持时间裕度可能会减小。过度的回勾甚至会导致 IO 缓冲器切换逻辑状态并导致功能失效。因此，务必确保对任何回勾进行仿真和评估。应验证所仿真的 DAT 信号在 CLK 的 VCC/2 交叉点前后 ±400ps 范围内，不得进入 VIH + RBMargin 至 VIL - RBMargin 所界定的区域。存在回勾时的良好 DAT 信号示例参见 图 3-9。存在回勾时的不良 DAT 信号示例参见 图 3-10。

对于 VIH/VIL 回勾，IBIS 模型相对于硅片较为乐观。回勾裕量 RBMargin 是为了弥补 IBIS 仿真相对于 IBIS/硅片的乐观性而需要的修正量。需要考虑 IBIS 仿真中未包含的电源噪声对回勾的影响。

表 3-6 中介绍了 IBIS 仿真的仿真方法，该方法用于量化回勾对信号质量的影响，以及如果在 VIH/VIL 电平附近发生回勾，如何调整系统中的建立时间/保持时间裕度。

由于回勾的复杂性，无法预先确定哪些工艺角会导致最坏情况的回勾。因此，至少需要在 SS 和 FF 工艺角处运行仿真。在 IBIS 仿真中所仿真的相应 TT、SS 和 FF 工艺角根据 JESD84-B51 规范规定的电压阈值如下：

• 典型值 (TT)：
  • VIH = 1.8V × 0.65 = 1.170V
  • VIL = 1.8V × 0.35 = 0.630V
• 最小值 (SS)：
  • VIH = 1.62V × 0.65 = 1.053V
  • VIL = 1.62V × 0.35 = 0.567V
• 最大值 (FF)：
  • VIH = 1.98V × 0.65 = 1.287V
  • VIL = 1.98V × 0.35 = 0.693V

考虑到 IBIS 仿真中较为乐观，需要对上述电压阈值应用 RBMargin 的调整。对于数据信号，回勾必须在 CLK 的 VCC/2 交叉点前后 ±400ps 的窗口内进行测量，因为该区域是可能发生建立时间和保持时间违规的区域。请参阅 表 3-6 中的“VIH/VIL（回勾）”部分。另请参阅图 3-11和图 3-12。

压摆率

eMMC 器件上从 VIL 到 VIH 和从 VIH 到 VIL 测得的所有信号的压摆率必须大于或等于 1.125V/ns 的最小压摆率要求（根据 JESD84-B51 中的压摆率参数）。系统中存在的电源噪声、串扰和反射会影响信号压摆率。由于在 SPICE 中模拟电源噪声的额外影响，IBIS 模型的压摆率相对于 SPICE 较为乐观。

由于 IBIS 仿真相对于 SPICE 较为乐观，因此 IBIS 仿真签核需要 1.45V/ns 的压摆率（JESD84-B51 规范的 1.125V/ns，加上根据 IBIS/SPICE 相关性进行的 30% 调整）。有关 CLK，请参阅图 3-13 和图 3-14。有关没有回勾的 DAT/CMD，请参阅图 3-15 和图 3-16。在 VIH/VIL 区域存在回勾时的 DAT/CMD 示意参见 图 3-17 和 图 3-18。

DCD

根据 JESD84-B51 规范，总 DCD 必须小于 300ps。使用下面描述的仿真策略，根据 IBIS 模型仿真计算系统中的总体裕度。

• G：总体裕度
  • G = A - B - C - D - E - F
  • G 需要大于零才能有裕度
• A：JESD84-B51 规范（最大占空比失真 tCKDCD：300ps）
• B：IBIS 仿真的 DCD 测量值
  • 请参阅 JESD84-B51 图 88 — HS400 器件数据输入时序中的 tCKDCD 时序定义
  • 绘制 CLK 信号图，触发点位于中心，触发点左侧有一个正脉冲宽度和一个负脉冲宽度，触发点右侧有一个正脉冲宽度和一个负脉冲宽度。请参阅 图 3-19。
  • 测量触发点左侧和右侧的最小和最大 CLK 脉冲宽度（四次测量）。考虑每一侧的正脉冲和负脉冲。
  • 在 VCC/2 (Vt) 交叉点之间进行测量，其中 VCC/2 已根据所仿真工艺角的 IO 电压进行缩放：
    • 典型值 (TT)：VCC/2 = 1.8V / 2 = 0.90V
    • 最小值 (SS)：VCC/2 = 1.62V / 2 = 0.81V
    • 最大值 (FF)：VCC/2 = 1.98V / 2 = 0.99V
  • 每次测量均从触发点的一端开始，以避免重复计算 CLK 抖动
  • 记录触发点左侧和右侧的最小和最大脉冲宽度（4 次测量）
  • 从每个最小/最大测量值中减去理想时钟的脉冲宽度（HS400 的 200MHz CLK 为 2.5ns）
  • 取每个差值的绝对值
  • DCD 是 4 个数字中最大的（最差的）
  • DCD 测量值示例：
    1. 最小脉冲宽度（左侧）：absval(2.387ns - 2.5ns) = 0.113ns
    2. 最大脉冲宽度（左侧）：absval(2.618ns - 2.5ns) = 0.118ns（最差）
    3. 最小脉冲宽度（右侧）：absval(2.392ns - 2.5ns) = 0.108ns
    4. 最大脉冲宽度（右侧）：absval(2.613ns - 2.5ns) = 0.113ns
    5. DCD = max(0.113ns, 0.118ns, 0.108ns, 0.113ns) = 0.118ns
• C：根据 IBIS/SPICE 相关性对 DCD 进行调整
  • IBIS 模型的 DCD 计算相对于 SPICE 较为乐观
  • 由于 IBIS 仿真相对于 SPICE 较为乐观，因此调整值为 39ps
  • 需要从总体裕度计算中减去此调整值
• D：beta 工艺 (SF/FS) 角的调整值
  • 典型值 (TT)、最小值 (SS) 和最大值 (FF) 器件工艺变化的 IBIS 模型仿真不会仿真 beta 工艺 (SF/FS) 角
  • beta 工艺 (SF/FS) 角的调整值为 8ps
  • 需要从总体裕度计算中减去此调整值
• E：CLK 树和 PHY 电平移位器的影响
  • IBIS 模型仿真不考虑 AM62Px SoC 内 eMMC 控制器和 PHY 之间时钟树和电平移位器的 DCD 贡献
  • eMMC 控制器和 PHY 之间时钟树和电平移位器的贡献为 42ps
  • 需要从总体裕度计算中减去该值
• F：PLL 抖动的影响
  • IBIS 模型仿真不考虑 AM62Px SoC 内部 PLL 抖动的 DCD 贡献
  • PLL 抖动的贡献为 61ps
  • 需要从总体裕度计算中减去该值

脉冲宽度

根据 JESD84-B51 规范，总脉冲宽度必须大于 2.2ns。使用下面描述的仿真策略，根据 IBIS 模型仿真计算系统中的总体裕度。

• G：总体裕度
  • G = B - A - C - D - E - F
  • G 需要大于零才能有裕度
• A：JESD84-B51 规范（最小脉冲宽度 tCKMPW：2.2ns）
• B：IBIS 仿真的最小脉冲宽度测量值
  • 请参阅 JESD84-B51 图 88 — HS400 器件数据输入时序中的 tCKMPW 时序定义。
  • 绘制 CLK 信号图，触发点位于中心，触发点左侧有一个正脉冲宽度和一个负脉冲宽度，触发点右侧有一个正脉冲宽度和一个负脉冲宽度。请参阅 图 3-19。
  • 测量触发点左侧和右侧的最小 CLK 脉冲宽度（2 次测量）。考虑每一侧的正脉冲和负脉冲。
  • 在 VCC/2 (Vt) 交叉点之间进行测量，其中 VCC/2 已根据所仿真工艺角的 IO 电压进行缩放：
    • 典型值 (TT)：VCC/2 = 1.8V / 2 = 0.90V
    • 最小值 (SS)：VCC/2 = 1.62V / 2 = 0.81V
    • 最大值 (FF)：VCC/2 = 1.98V / 2 = 0.99V
  • 每次测量均基于触发点的一端，以避免重复计算 CLK 抖动
  • 最小脉冲宽度是两个测量值中最小的（最差的）
  • 最小脉冲宽度测量值示例：
    1. 最小脉冲宽度（左侧）：2.387ns
    2. 最小脉冲宽度（右侧）：2.392ns
    3. 最小脉冲宽度 = min(2.387ns, 2.392ns) = 2.387ns
• C：根据 IBIS/SPICE 相关性对脉冲宽度进行调整
  • IBIS 模型的脉冲宽度计算相对于 SPICE 较为乐观
  • 由于 IBIS 仿真相对于 SPICE 较为乐观，因此调整值为 39ps
  • 需要从总体裕度计算中减去此调整值
• D：beta 工艺 (SF/FS) 角的调整值
  • 典型值 (TT)、最小值 (SS) 和最大值 (FF) 器件工艺变化的 IBIS 模型仿真不会仿真 beta 工艺 (SF/FS) 角
  • beta 工艺 (SF/FS) 角的调整值为 8ps
  • 需要从总体裕度计算中减去此调整值
• E：CLK 树和 PHY 电平移位器的影响
  • IBIS 模型仿真不考虑 AM62Px SoC 内 eMMC 控制器和 PHY 之间时钟树和电平移位器的 DCD 贡献
  • eMMC 控制器和 PHY 之间时钟树和电平移位器的贡献为 42ps
  • 需要从总体裕度计算中减去该值
• F：PLL 抖动的影响
  • IBIS 模型仿真不考虑 AM62Px SoC 内部 PLL 抖动的 DCD 贡献
  • PLL 抖动的贡献为 61ps
  • 需要从总体裕度计算中减去该值