ZHCZ030A March 2024 – April 2025 AM67 , AM67A , TDA4AEN-Q1 , TDA4VEN-Q1
PCIe：在更改数据速率时，串行器/解串器 PCIe 参考时钟输出暂时禁用
在派生的 REFCLK 模式（而非接收的 REFCLK 模式）下对数据速率 8.0 GT/s 进行更改并使用单个串行器/解串器 PLL 生成 PCIe TX 和 RX 时钟时，串行器/解串器 PCIe 参考时钟输出将暂时禁用。这是由于 PLL 重新编程所致，因为在该模式下，将数据速率从 2.5 GT /s 或5.0 GT /s 更改为 8.0 GT /s 时，必须执行重新编程。
在更改数据速率时，一些使用 PCIe 参考时钟的外部 PCIe 元件可能不允许禁用时钟。但是，该器件系列中的串行器/解串器不存在接受此参考时钟行为的问题。这意味着，当一个器件生成参考时钟而另一个器件接收参考时钟时，将一个器件中的串行器/解串器连接到另一个器件中的串行器/解串器的链路不会出现问题。
选项 1：
将串行器/解串器配置为使用一个 PLL 来生成用于 2.5 GT/s 和 5.0 GT/s 数据速率的时钟，使用另一个 PLL 生成用于 8.0 GT/s 数据速率的时钟。这种选项带来了一些限制：
A) 如果使用内部 SSC 模式，则两个 PLL 不会相互同步扩展。这可能导致两个 PLL 的频率差异高达 5000ppm，进而造成链路伙伴的 TX 和 RX 之间这种频率差异。因此，不建议使用内部 SSC 模式。
B) 串行器/解串器不同通道上与 PCIe 同时使用的协议必须兼容，以便共享用于 PCIe 的两个 PLL 中至少一个的 PLL 配置。
选项 2：
使用接收的 Refclk 模式。请注意，此模式受另一则 Refclk 抖动勘误表公告 (i2241) 的影响
选项 3：
请勿以 8.0 GT/s 的数据速率运行 PCIe 接口
选项 4：
使用外部时钟源为链路的根复合体和终点器件提供 PCIe 参考时钟。