ZHCSZ39 September   2025 DRV81646

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7.     13
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 控制接口和转换率 (RSLEW/CNTL)
      2. 6.3.2 使用 FET 源极端子进行电流检测
      3. 6.3.3 硬件接口运行
      4. 6.3.4 SPI 模式
        1. 6.3.4.1 奇偶校验位计算
        2. 6.3.4.2 SPI 输入数据包
        3. 6.3.4.3 SPI 响应数据包
        4. 6.3.4.4 SPI 错误报告
        5. 6.3.4.5 SPI 菊花链
      5. 6.3.5 集成钳位二极管 VCLAMP
      6. 6.3.6 并行输出
      7. 6.3.7 保护电路
        1. 6.3.7.1 ILIM 模拟电流限制
        2. 6.3.7.2 截止延迟 (COD)
        3. 6.3.7.3 浪涌模式
        4. 6.3.7.4 热关断 (TSD)
        5. 6.3.7.5 欠压锁定 (UVLO)
        6. 6.3.7.6 故障条件汇总
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 建议的外部元件
      2. 7.2.2 详细设计过程
        1. 7.2.2.1 功率耗散
      3. 7.2.3 应用曲线
    3. 7.3 电源相关建议
      1. 7.3.1 大容量电容
    4. 7.4 布局
      1. 7.4.1 布局指南
      2. 7.4.2 布局示例
  9. 8 器件和文档支持
    1. 8.1 文档支持
      1. 8.1.1 相关文档
    2. 8.2 接收文档更新通知
    3. 8.3 支持资源
    4. 8.4 商标
    5. 8.5 静电放电警告
    6. 8.6 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

6.3.1 控制接口和转换率 (RSLEW/CNTL)

RSLEW/CNTL 引脚设置输出转换率和控制接口。该引脚可由外部电阻器设置或直接由微控制器 DAC 控制。当 VM 升至高于 VUVLO 时，转换率和控制接口会在器件启动时锁存，并且在运行期间无法更改。表 6-11 展示了硬件模式下可用的上升/下降时间。表 6-2 显示了 SPI 模式下可用的上升和下降时间。

转换率在 VM 和 VLOAD 电压下保持相当一致，但上升时间会根据电压而变化。例如，在相同的转换率下，与 VVM = 24V 相比，VVM =12V 的上升时间大约为上升时间的一半。

表 6-1 硬件模式转换率选择
控制接口 上升时间或下降时间（典型值，VVM = 24V） VVM = 24V 时的转换率 RSLEW/CNTL 引脚电压
硬件 (GPIO) 100ns 192V/μs VLVL1（连接至 GND）
300ns 64V/μs VLVL6（Hi-Z/悬空）
700ns 27.4V/μs VLVL4（100kΩ 至 GND）
1500ns 12.8V/μs VLVL3（44.2kΩ 至 GND）
表 6-2 SPI 模式转换率选择
控制接口 上升时间或下降时间（典型值，VVM = 24V） VVM = 24V 时的转换率 RSLEW/CNTL 引脚电压
SPI 300ns 64V/μs VLVL7（连接至逻辑电压）
700ns 27.4V/μs VLVL5（249kΩ 至 GND）
1500ns 12.8V/μs VLVL2（14.7kΩ 至 GND）