ZHCST23 December   2024 ADC168M102R-SEP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 开关特性
    8. 5.8 时序图
    9. 5.9 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 模拟
        1. 6.3.1.1 模拟输入
        2. 6.3.1.2 模数转换器（ADC）
        3. 6.3.1.3 CONVST
        4. 6.3.1.4 时钟
        5. 6.3.1.5 复位
        6. 6.3.1.6 REFIOx
      2. 6.3.2 数字
        1. 6.3.2.1 M0 和 M1 的模式选择引脚
        2. 6.3.2.2 半时钟模式（上电与复位后的默认模式）
        3. 6.3.2.3 全时钟模式（双路输出模式下，能够在 1µs 内进行转换与数据读取）
        4. 6.3.2.4 2 位计数器
    4. 6.4 器件功能模式
      1. 6.4.1 断电模式和复位
        1. 6.4.1.1 断电模式
        2. 6.4.1.2 睡眠模式
        3. 6.4.1.3 自动休眠模式
        4. 6.4.1.4 复位
    5. 6.5 编程
      1. 6.5.1 读取数据输入 (RD)
      2. 6.5.2 串行数据输出 (SDOx)
        1. 6.5.2.1 模式 I
        2. 6.5.2.2 模式 II（仅限半时钟模式）
        3. 6.5.2.3 特殊读取模式 II（仅限半时钟模式）
        4. 6.5.2.4 模式 III
        5. 6.5.2.5 全差分模式 IV（仅限半时钟模式）
        6. 6.5.2.6 特殊模式 IV（仅限半时钟模式）
      3. 6.5.3 对基准 DAC 进行编程
  8. 7 寄存器映射
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
        1. 8.4.1.1 接地
        2. 8.4.1.2 数字接口
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
    2. 9.2 静电放电警告
    3. 9.3 术语表
    4. 9.4 商标
    5. 9.5 接收文档更新通知
    6. 9.6 支持资源
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

7 寄存器映射

ADC168M102R-SEP 的运行由本节所述的一组寄存器进行控制。表 7-1 显示了寄存器映射。使用串行数据输入 (SDI) 引脚设置这些 16 位寄存器的内容。该引脚耦合至 RD 并在每个时钟下降沿处将时钟数据存储到器件中。所有数据的传输都是 MSB 优先。在完成 16 个时钟周期的写入访问操作之后，所有寄存器更新都随时钟上升沿激活。

表 7-1 寄存器映射
寄存器 位
15		 位
14		 位
13		 位
12		 位
11		 位
10		 位
9		 位
8		 位
7		 位
6		 位
5		 位
4		 位
3		 位
2		 位
1		 位
0
CONFIG C[1:0] R[1:0] PD[1:0] FE SR FC PDE CID CE A[3:0]
REFDAC1 保留 RPD D[9:0]
REFDAC2 保留 RPD D[9:0]
SEQFIFO S[1:0] SL[1:0] C11 C10 C21 C20 C31 C30 C41 C40 SP1 SP0 FD1 FD0
REFCM CMB[3:0] CMA[3:0] RB[3:0] RA[3:0]

要更新 CONFIG 寄存器，需要执行一次写入访问。要更新其他寄存器的内容，需要使用适当的寄存器地址（位 A[3:0]）对控制寄存器进行一次写入访问。随后会对实际寄存器进行写入访问。图 7-1 展示了这些寄存器的更新示意图。在通过单个寄存器写入访问发出寄存器读取访问命令时更新 CONFIG 寄存器内容。例如，当激活 REFDAC1 寄存器读取访问时，将器件模式更改为全时钟模式。全时钟模式在 CONFIG 寄存器更新的第 16 个时钟周期变为活动状态。然后，根据全时钟模式时序显示 REFDAC1 数据。

要验证寄存器内容，使用 CONFIG 寄存器位 A[3:0] 发出读取访问命令。对基准 DAC 进行编程 部分根据验证基准 DAC 寄存器设置的示例对上述访问操作进行了说明。使用下一个读取命令，即可始终获取 SDOA 上的寄存器内容。例如，如果使用 FIFO，那么在 FIFO 读取访问完成后，寄存器内容将会呈现出来（更多详细信息，可参阅 表 7-5）。完成读取或写入访问总共需要 40 个时钟周期，在此期间不允许对 CONFIG 寄存器进行新的访问。

ADC168M102R-SEP 更新内部寄存器设置（示例：半时钟模式，CID = 1）图 7-1 更新内部寄存器设置（示例：半时钟模式，CID = 1）

配置 (CONFIG) 寄存器

配置寄存器用于选择输入通道、激活断电模式以及访问定序器和 FIFO、选择基准和访问基准 DAC 寄存器。

图 7-2 Config：配置寄存器（默认 = 0000h）
15 (MSB) 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 (LSB)
C[1:0] R[1:0] PD[1:0] FE SR FC PDE CID CE A[3:0]
R/W-0h R/W-0h R/W-0h R/W-0h R/W-0h R/W-0h R/W-0h R/W-0h R/W-0h R/W-0h
表 7-2 Config 寄存器字段说明
位 字段 类型 复位 说明
15:14 C[1:0] R/W 0h 输入通道选择。
这些位根据 PDE 位的状态控制多路复用器的输入选择。
如果 PDE = 0（默认），多路复用器处于全差分模式，位 C[1:0] 会通过以下方式控制输入多路复用器：
0x = 转换输入端 CHx0P/CHx0N 的模拟信号（默认）。
1x = 转换输入端 CHx1P/CHx1N 的模拟信号。
如果 PDE = 1，多路复用器处于伪差分模式，位 C[1:0] 会通过以下方式控制输入多路复用器：
00 = 输入端 CHx0 的模拟信号与所选 CMx 或 REFIOx 比较后进行转换（默认）。
01 = 输入端 CHx1 的模拟信号与所选 CMx 或 REFIOx 比较后进行转换。
10 = 输入端 CHx2 的模拟信号与所选 CMx 或 REFIOx 比较后进行转换。
11 = 输入端 CHx3 的模拟信号与所选 CMx 或 REFIOx 比较后进行转换。
13:12 R[1:0] R/W 0h 配置寄存器更新控制。
这些位控制对 CONFIG 寄存器的访问。
00 = 如果 M0 为 0，则仅更新输入选择位 C[1:0]；如果 M0 为 1，则无操作（默认）。
01 = 更新已启用的 CONFIG 寄存器的全部内容。
10 = 保留以用于出厂测试；请勿使用。更改可能会导致器件出现错误行为。
11 = 如果 M0 为 0，则仅更新输入选择位 C[1:0]；如果 M0 为 1，则无操作。
11:10 PD[1:0] R/W 0h 断电控制。
这些位控制器件的不同断电模式。
00 = 正常运行（默认）。
01 = 器件处于断电模式（更多详细信息，可参阅 断电模式和复位 部分）。
10 = 器件处于睡眠断电模式（有关详细信息，请参阅断电模式和复位 部分）。
11 = 器件处于自动睡眠断电模式（有关详细信息，请参阅 断电模式和复位 部分）。
9 FE R/W 0h FIFO 启用控制。
0 = 禁用内部 FIFO（默认）。
1 = 启用内部 FIFO。FIFO 的深度由 SEQFIFO 寄存器位 FD[1:0] 控制。
8 SR R/W 0h 特殊读取模式控制。
0 = 禁用特殊读取模式（默认）。
1 = 启用特殊读取模式；更多详细信息，可参阅 图 6-7 和 图 6-10。
7 FC R/W 0h 全时钟模式运行控制。
0 = 禁用全时钟模式运行（默认）；有关详细信息，请参阅 图 5-1。
1 = 启用全时钟模式运行；有关详细信息，请参阅 图 5-2。
6 PDE R/W 0h 伪差分模式运行启用。
0 = 2x2 全差分运行（默认）。
1 = 4x2 伪差分运行。
5 CID R/W 0h 通道信息禁用。
0 = SDOx 上显示通道信息，随后显示转换结果或寄存器内容（默认）。
1 = SDOx 上显示 RD 下降沿后立刻显示转换数据或寄存器内容。
4 CE R/W 0h 2 位计数器启用（请参阅 图 7-3）。
0：内部计数器处于禁用状态（默认）。1：在 SDOx 上显示转换结果之前可用计数器值（只有当 CID = 0 时才为活动状态）。
3:0 A[3:0] R/W 0h 寄存器访问控制。
这些位可用于读取 CONFIG 寄存器的内容并控制对器件其余寄存器的访问。
x000 = 仅更新 CONFIG 寄存器内容（默认）
0001 = 在下一次访问时读取 SDOA 上的 CONFIG 寄存器内容（请参阅 图 7-1）。
x010 = 在下一次访问时写入 REFDAC1 寄存器（请参阅 图 7-1）。
0011 = 在下一次访问时读取 SDOA 上的 REFDAC1 寄存器内容（请参阅 图 7-1）。
0100 = 生成器件的软件复位。
X101 = 在下一次访问时写入 REFDAC2 寄存器（请参阅 图 7-1）。
0110 = 在下一次访问时读取 SDOA 上的 REFDAC2 寄存器内容（请参阅 图 7-1）。
x111 = 仅更新 CONFIG 寄存器内容。
1001 = 在下一次访问时写入 SEQFIFO 寄存器（请参阅 图 7-1）。
1011 = 在下一次访问时读取 SDOA 上的 SEQFIFO 寄存器内容（请参阅 图 7-1）。
1100 = 在下一次访问时写入 REFCM 寄存器（请参阅 图 7-1）。
1110 = 在下一次访问时读取 SDOA 上的 REFCM 寄存器内容（请参阅 图 7-1）。
ADC168M102R-SEP 2 位计数器功能（半时钟模式、手动通道控制、CID = 0）图 7-3 2 位计数器功能（半时钟模式、手动通道控制、CID = 0）

REFDAC1 和 REFDAC2 寄存器

利用两个基准 DAC 寄存器可为连接到 REFIO1和 REFIO2 引脚的每个输出串型 DAC 启用和设置适当的值。

图 7-4 REFDAC1 控制寄存器（默认 = 07FFh）
15 (MSB) 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 (LSB)
保留 RPD D[9:0]
R/W-0h R/W-1h R/W-3FFh
表 7-3 REFDAC1 寄存器字段说明
位 字段 类型 复位 说明
15:11 保留 R/W 0h 未使用；始终设置为 0。
10 RPD R/W 1h DAC1 断电。
0 = 内部基准路径 1 启用，基准电压在 REFIO1 引脚上可用。
1 = 内部基准路径禁用（默认）。
9:0 D[9:0] R/W 3FFh DAC1 设置位。
这些位对应于内部基准 DAC 的设置（比较 REFIO 部分）。D9 位是 DAC 的 MSB 值。
默认值为 3FFh（标称值为 2.5V）。
图 7-5 REFDAC2 控制寄存器（默认 = 07FFh）
15 (MSB) 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 (LSB)
保留 RPD D[9:0]
R/W-0h R/W-1h R/W-3FFh
表 7-4 REFDAC2 寄存器字段说明
位 字段 类型 复位 说明
15:11 保留 R/W 0h 未使用；始终设置为 0。
10 RPD R/W 1h DAC2 断电。
0 = 内部基准路径 2 启用，基准电压在 REFIO2 引脚上可用。
1 = 内部基准路径禁用（默认）。
9:0 D[9:0] R/W 3FFh DAC2 设置位。
这些位对应于内部基准 DAC 的设置（比较 REFIO 部分）。D9 位是 DAC 的 MSB 值。
默认值为 3FFh（标称值为 2.5V）。

定序器/FIFO (SEQFIFO) 寄存器

ADC168M102R-SEP 具有一个可编程定序器，仅在伪差分自动通道选择模式下控制 ADC 输入多路复用器的开关。使用该器件时，单个读取脉冲会读取所有存储的转换数据。整个序列的转换需要一个 CONVST 来控制。如果使用定序器，则该器件可分别控制 CONVST 和 RD（请参阅 图 7-7 和 图 7-8）。

此外，每个通道上都提供一个可编程 FIFO，可存储多达四个转换结果。使用该寄存器就可控制这两项功能。如果使用 FIFO，则该器件可分别控制 CONVST 和 RD。激活此功能后，请确保 FIFO 已满，然后再执行首次读取。

如果 FIFO 已满且开始新的转换，则内容将被移动 1 位且最先的结果将丢失。仅当使用了定序器时，FIFO 中的全部内容才会丢失（即所有位都自动设为 0）。FIFO 的使用与定序器无关。如果两者都使用，应在从 FIFO 中读取数据之前完成整个序列；否则数据可能被损坏。

表 7-5 详细介绍了根据自动通道选择模式中的 FIFO 设置示值读数的要求。

表 7-5 FIFO 模式下转换结果的读出
自动通道选择
输入信号类型 FE = 0 FE = 1
全差分输入模式 读取周期长度 = 1 个字。
每次转换后需要一个 RD 脉冲。		 读取周期长度 = 2 × FIFO 长度。
整个 FIFO 内容需要一个 RD 脉冲。
伪差分输入模式 读取周期长度 = 1 个字。
每次转换后或完成序列后（如果 S1 = 1 和 S0 = 1）需要一个 RD 脉冲。		 读取周期长度 = 2 × 定序器长度 × FIFO 长度。
整个 FIFO 内容需要一个 RD 脉冲。
图 7-6 SEQFIFO：定序器和 FIFO 寄存器（默认= 0000h）(1)
15 (MSB) 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 (LSB)
S[1:0] SL[1:0] C1[1:0] C2[1:0] C3[1:0] C4[1:0] SP[1:0] FD[1:0]
R/W-0h R/W-0h R/W-0h R/W-0h R/W-0h R/W-0h R/W-0h R/W-0h
(1) 定序器仅用于伪差分模式。在设置 REFCM 寄存器之前设置该寄存器。
表 7-6 SEQFIFO 寄存器字段说明
位 字段 类型 复位 说明
15:14 S[1:0] R/W 0h 定序器模式选择（请参阅 图 7-7）仅限伪差分模式。
利用这些位可以控制所需的 CONVST 数量以及定序器模式下 BUSY 引脚的行为。
0x = BUSY 指示每次转换时需要一个单独的 CONVST（默认）。
10 = BUSY 指示每次转换时整个序列需要一个单独的 CONVST（仅限半时钟模式）。
11 = BUSY 在整个序列中保持高电平时需要一个单独的 CONVST（仅限半时钟模式）。
13:12 SL[1:0] R/W 0h 定序器长度控制。
这些位控制序列的长度。只有当 SL > 00 时，位 [11:6] 才为活动状态。
00 = 请勿使用；改用模式 I 或 II，其中 M0 为 0（默认）。
01 = 定序器的长度为 2；C1x（位 [11:10]）和 C2x（位 [9:8]）定义实际通道选择。
10 = 定序器长度为 3；C1x（位 [11:10]）、C2x（位 [9:8]）和 C3x（位 [7:6]）定义实际通道选择。
11 = 定序器长度为 4；C1x（位 [11:10]）、C2x（位 [9:8]）、C3x（位 [7:6]）和 C4x（位 [5:4]）定义实际通道选择。
11:10 C1[1:0] R/W 0h 序列选择位中的第一个通道。
9:8 C2[1:0] R/W 0h 序列选择位中的第二个通道。
7:6 C3[1:0] R/W 0h 序列选择位中的第三个通道。
5:4 C4[1:0] R/W 0h 序列选择位中的第四条通道。
位 [11:4] 控制定序器模式下的伪差分输入多路复用器通道选择。
选择 00 = CHA0 和 CHB0 进行下一次转换（默认）。
01 = 选择 CHA1 和 CHB1 进行下一次转换。
10 = 选择 CHA2 和 CHB2 进行下一次转换。
11 = 选择 CHA3 和 CHB3 进行下一次转换。
3:2 SP[1:0] R/W 0h 序列位置位（只读）。
这些位指示定序器模式中伪差分输入多路复用器的设置。
00 = 使用位 C1[1:0] 选择的输入会在 CONVST 的下一个上升沿转换（默认）。
01 = 使用位 C2[1:0] 选择的输入会在 CONVST 的下一个上升沿转换。
10 = 使用位 C3[1:0] 选择的输入会在 CONVST 的下一个上升沿转换。
11 = 使用位 C4[1:0] 选择的输入将在 CONVST 的下一个上升沿转换。
1:0 FD[1:0] R/W 0h FIFO 深度控制（请参阅 图 7-8）。
如果 CONFIG 寄存器位 FE 为 1，则这些位控制内部 FIFO 的深度。
00 = 将每个通道的一个转换结果存储在 FIFO 中，用于突发读取访问（默认）。
01 = 将每个通道的两个转换结果存储在 FIFO 中，用于突发读取访问。
10 = 将每个通道的三个转换结果存储在 FIFO 中，用于突发读取访问。
11 = 将每个通道的四个转换结果存储在 FIFO 中，用于突发读取访问。
ADC168M102R-SEP 定序器模式图 7-7 定序器模式
ADC168M102R-SEP FIFO 和定序器运行示例图 7-8 FIFO 和定序器运行示例

基准和共模选择 (REFCM) 寄存器

为了在简化电路布局时灵活地调整伪差分模式下的共模电压，由 ADC168M102R-SEP 提供该寄存器。该寄存器将其中一个 CMx 输入分配为每个输入信号的基准。根据寄存器设置，CMx 信号会在内部连接到每个 ADC 的相应负输入端。

此外，该寄存器还会在全差分和伪差分模式下灵活分配一个内部基准 DAC 输出端作为每个通道的基准。

图 7-9 REFCM：基准和共模选择寄存器（默认 = 0000h）(1)
15 (MSB) 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 (LSB)
CMB[3:0] CMA[3:0] RB[3:0] RA[3:0]
R/W-0h R/W-0h R/W-0h R/W-0h
(1) 在设置 SEQFIFO 寄存器后设置该寄存器。
表 7-7 REFCM 寄存器字段说明
位 字段 类型 复位 说明
15:8 CMxx R/W 0h 共模源选择位（每输入通道）。
这些位用于选择 CMx 输入引脚或内部基准源作为伪差分输入端 B[3:0] 和 A[3:0] 的共模。所选的信号连接至相应 ADC 的负输入端。
0 = 通过 CMx 提供外部共模源（默认）。
1 = 内部共模源 = REFIOx，具体取决于位 Rx[3:0] 的设置。
7 RB3 R/W 0h 伪差分模式下 CHB3 的内部基准 DAC 输出选择、或全差分模式下的通道 CHB1P、CHB1N。
0 = 选择了内部基准源 REFIO1（默认）。
1 = 选择了内部基准源 REFIO2。
6 RB2 R/W 0h 仅限伪差分模式下 CHB2 的内部基准 DAC 输出选择。
0 = 选择了内部基准源 REFIO1（默认）。
1 = 选择了内部基准源 REFIO2。
5 RB1 R/W 0h 仅限伪差分模式下 CHB1 的内部基准 DAC 输出选择。
0 = 选择了内部基准源 REFIO1（默认）。
1 = 选择了内部基准源 REFIO2。
4 RB0 R/W 0h 伪差分模式下 CHB0 的内部基准 DAC 输出选择、或全差分模式下的通道 CHB0P、CHB0N。
0 = 选择了内部基准源 REFIO1（默认）。
1 = 选择了内部基准源 REFIO2。
3 RA3 R/W 0h 伪差分模式下 CHA3 的内部基准 DAC 输出选择、或全差分模式下的通道 CHA1P、CHA1N。
0 = 选择了内部基准源 REFIO1（默认）。
1 = 选择了内部基准源 REFIO2。
2 RA2 R/W 0h 仅限伪差分模式下 CHA2 的内部基准 DAC 输出选择。
0 = 选择了内部基准源 REFIO1（默认）。
1 = 选择了内部基准源 REFIO2。
1 RA1 R/W 0h 仅限伪差分模式下 CHA1 的内部基准 DAC 输出选择。
0 = 选择了内部基准源 REFIO1（默认）。
1 = 选择了内部基准源 REFIO2。
0 RA0 R/W 0h 伪差分模式下 CHA0 的内部基准 DAC 输出选择、或全差分模式下的通道 CHA0P、CHA0N。
0 = 选择了内部基准源 REFIO1（默认）。
1 = 选择了内部基准源 REFIO2。