ZHCSIX2B October   2018  – January 2026 TPS65216

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 唤醒以及上电和断电序列
        1. 6.3.1.1  上电序列
        2. 6.3.1.2  断电序列
        3. 6.3.1.3  选通 1 和选通 2
        4. 6.3.1.4  电源电压监控器和电源正常 (PGOOD)
        5. 6.3.1.5  内部 LDO (INT_LDO)
        6. 6.3.1.6  限流负载开关
        7. 6.3.1.7  LDO1
        8. 6.3.1.8  UVLO
        9. 6.3.1.9  电源故障比较器
        10. 6.3.1.10 DCDC3 和 DCDC4 上电默认选择
        11. 6.3.1.11 I/O 配置
          1. 6.3.1.11.1 使用 GPIO2 作为 DCDC1 和 DCDC2 的复位信号
        12. 6.3.1.12 按钮输入 (PB)
          1. 6.3.1.12.1 指示 nWAKEUP 引脚上的 PB 低电平事件
          2. 6.3.1.12.2 按钮复位
        13. 6.3.1.13 AC_DET 输入 (AC_DET)
        14. 6.3.1.14 中断引脚 (INT)
        15. 6.3.1.15 I2C 总线运行
    4. 6.4 器件功能模式
      1. 6.4.1 运行模式
      2. 6.4.2 关断
      3. 6.4.3 ACTIVE
      4. 6.4.4 挂起
      5. 6.4.5 复位
  8. 7 寄存器映射
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
        1. 8.2.2.1 输出滤波器设计
        2. 8.2.2.2 降压转换器的电感器选择
        3. 8.2.2.3 输出电容器选型
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 器件支持
      1. 9.1.1 第三方产品免责声明
    2. 9.2 文档支持
      1. 9.2.1 相关文档
    3. 9.3 接收文档更新通知
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 封装选项附录
      1. 11.1.1 封装信息
      2. 11.1.2 卷带包装信息

6.3.1.8 UVLO

根据 IN_BIAS 引脚输入电压的压摆率，TPS65216 的电源轨将在 VULVO 或 VULVO + VHYS 下启用。

如果 IN_BIAS 电压的压摆率大于 30V/s，则 TPS65216 将在 VULVO 下上电。一旦输入电压升至此电平以上，则在 PMIC 关断之前，输入电压可能会降至 VUVLO 电平。在这种情况下，如果输入电压降至 VUVLO 以下但高于 2.55V，则输入电压必须在不到 5ms 的时间内恢复为高于 VUVLO，器件才能保持运行状态。

如果 IN_BIAS 电压的压摆率小于 30V/s，则 TPS65216 将在 VULVO + VHYS 下上电。一旦输入电压升至此电平以上，则在 PMIC 关断之前，输入电压可能会降至 VUVLO 电平。在这种情况下，如果输入电压降至 VUVLO 以下但高于 2.5V，则输入电压必须在不到 5ms 的时间内恢复为高于 VUVLO + VHYS，器件才能保持运行状态。

在任何一种压摆率情况下，如果输入电压降至 2.5V 以下，则数字内核将复位，所有其余电源轨将立即关断，并由其内部放电电路（DCDC1-4 和 LDO1）将其拉低至接地电平。

TPS65216 UVLO 和迟滞的定义图 6-11 UVLO 和迟滞的定义

在 UVLO 触发后，内部 LDO 会阻止电流从其输出电容器流回 IN_BIAS 引脚，从而使数字内核和放电电路在有限的时间内保持通电状态，以便正确关断和对输出轨放电。保持时间由连接到 INT_LDO 的电容器的值决定。更多详细信息，请参阅内部 LDO (INT_LDO)。