ZHCABY8H November   2022  – October 2025 AM5706 , AM5708 , AM5716 , AM5718 , AM5726 , AM5728 , AM5729 , AM5746 , AM5748 , AM5749 , AM620-Q1 , AM623 , AM625 , AM625-Q1 , AM625SIP , AM62L , AM62P , AM62P-Q1 , AM6411 , AM6412 , AM6421 , AM6422 , AM6441 , AM6442 , AM6526 , AM6528 , AM6546 , AM6548

 

  1.   1
  2.   Sitara 处理器配电网络：实施与分析
  3.   商标
  4. 1引言
    1. 1.1 本文档中使用的首字母缩写词
  5. 2PCB 堆叠指南
  6. 3PDN 的物理布局优化
  7. 4静态 PDN 分析（IR 压降优化）
  8. 5PCB PDN 动态分析
    1. 5.1 选择去耦电容器以满足 ZTARGET
  9. 6PDN 检查清单
  10. 7实现示例和 PDN 目标
    1. 7.1  AM570x
    2. 7.2  AM571x
    3. 7.3  AM572x
    4. 7.4  AM574x
    5. 7.5  AM65xx/DRA80xM
    6. 7.6  AM62xx
    7. 7.7  AM64xx
    8. 7.8  AM62Ax
    9. 7.9  AM62Px
    10. 7.10 AM62Lx
  11. 8修订历史记录

7.6 AM62xx

表 7-6 AM62xx PDN 目标和去耦示例
电源名称 (10) (11) 静态 PDN 目标 动态 PDN 目标 每个电源的去耦电容器数量 (1) (2)(3) (4) (5) (6) (9)
最大 Reff (mΩ) (7) 相关频率 (MHz) 去耦电容器最大 LL (nH) (6) (8) ZTARGET (mΩ) 0.1µF 1µF 4.7µF 10µF
VDD_CORE 23 ≤1 1.5 23 17 1 1 1
1-20 31
20-50 35
VDDS_DDR 有关更多信息，请参阅 AM62x DDR 电路板设计和布局布线指南。
  1. 更多有关峰峰噪声值的信息，请参阅器件特定数据手册中的建议运行条件 表。
  2. 从电容器焊盘到 SoC BGA 的环路 ESL（不包括固有去耦 ESL）必须尽可能低，且不超过 1.5nH。
  3. 根据器件特定处理器数据手册规格 一章中的建议运行条件 表，定义了供电网络 (PDN) 阻抗特性与器件活动（以不同频率运行）间的关系。
  4. 静态压降要求驱动 PMIC 或外部 SMPS 与处理器电源焊球之间的最大可接受 PCB 电阻。
  5. 假设外部 SMPS（电源 IC）反馈检测非常靠近处理器电源焊球。
  6. 高频（30MHz 至 70MHz）PCB 去耦电容器。
  7. 从 VRM/SMPS/PMIC 到处理器的最大 Reff。
  8. 将去耦电容器放置在处理器 BGA 下面时的最大环路电感。
  9. 此处显示的去耦电容器计数和值仅作为基线建议提供，并基于特定的 PCB 设计。TI 建议在制造前对所有 PCB 设计进行仿真，以确保满足所有处理器 PDN 要求。
  10. 成组导轨必须满足每个成员导轨的所有要求。
  11. 对于未在该表中列出的电源轨，由于其负载瞬变很小，TI 未对其进行仿真。有关更多信息，请参阅器件特定的 EVM 布局，了解这些电源轨的示例实现。