ZHCABY8G November   2022  – February 2024 AM5706 , AM5708 , AM5716 , AM5718 , AM5726 , AM5728 , AM5729 , AM5746 , AM5748 , AM5749 , AM620-Q1 , AM623 , AM625 , AM625-Q1 , AM625SIP , AM6411 , AM6412 , AM6421 , AM6422 , AM6441 , AM6442 , AM6526 , AM6528 , AM6546 , AM6548

 

  1.   1
  2.   Sitara 处理器配电网络:实施与分析
  3.   商标
  4. 1引言
    1. 1.1 本文档中使用的首字母缩写词
  5. 2PCB 堆叠指南
  6. 3PDN 的物理布局优化
  7. 4静态 PDN 分析(IR 压降优化)
  8. 5PCB PDN 动态分析
    1. 5.1 选择去耦电容器以满足 ZTARGET
  9. 6PDN 检查清单
  10. 7实现示例和 PDN 目标
    1. 7.1 AM570x
    2. 7.2 AM571x
    3. 7.3 AM572x
    4. 7.4 AM574x
    5. 7.5 AM65xx/DRA80xM
    6. 7.6 AM62xx
    7. 7.7 AM64xx
    8. 7.8 AM62Ax
  11.   修订历史记录

AM574x

GUID-09CC9F44-AD09-4121-95DA-0375830F9647-low.png
GUID-3069F263-C7A8-47D0-ADA6-AA30BF115A58-low.png
表 7-4 AM574x PDN 目标和去耦示例
电源
名称(10)
静态
PDN
目标
动态 PDN 目标每个电源的去耦
电容器数量(1)(2)(3)(4)(5)(9)
最大 Reff
(mΩ) (7)
去耦电容器
最大 LL
(nH) (6)(8)
最大
阻抗
(mΩ)
相关
频率
(MHz)
100
nF
220
nF
470
nF
1
µF
2.2
µF
4.7
µF
10
µF
22
µF
VDD_MPU18257≤202452
VDD_DSPEVE221.640≤302452
VDD_CORE321.643≤30541
VDD_GPU222.148≤302431
VDD_IVA482.1179≤302221
VDDS_DDR1181.5130≤100811
VDDS_DDR2181.5130≤100811
CAP_VBBLDO_DSPEVE不适用6不适用不适用1
CAP_VBBLDO_GPU不适用6不适用不适用1
CAP_VBBDLO_IVA不适用6不适用不适用1
CAP_VBBLD0_MPU不适用6不适用不适用1
CAP_VDDRAM_CORE1不适用6不适用不适用1
CAP_VDDRAM_CORE2不适用6不适用不适用1
CAP_VDDRAM_CORE3不适用6不适用不适用1
CAP_VDDRAM_CORE4不适用6不适用不适用1
CAP_VDDRAM_CORE5不适用6不适用不适用1
CAP_VDDRAM_DSPEVE1不适用6不适用不适用1
CAP_VDDRAM_DSPEVE2不适用6不适用不适用1
CAP_VDDRAM_GPU不适用6不适用不适用1
CAP_VDDRAM_IVA不适用6不适用不适用1
CAP_VDDRAM_MPU1不适用6不适用不适用1
CAP_VDDRAM_MPU2不适用6不适用不适用1
更多有关峰峰噪声值的信息,请参阅器件特定数据手册中的建议运行条件 表。
ESL 必须尽可能低,且不超过 0.5nH。
根据特定器件数据手册规格 一章中的建议运行条件 表,定义了供电网络 (PDN) 阻抗特性与器件活动(以不同频率运行)间的关系。
静态压降要求驱动 PMIC 或外部 SMPS 与处理器电源焊球之间的最大可接受 PCB 电阻。
假设外部 SMPS(电源 IC)反馈感应靠近处理器电源焊球。
高频 (30MHz–70MHz) PCB 去耦电容器。
从 SMPS/PMIC 到处理器的最大 Reff
去耦电容器的最大环路电感。
去耦电容器计数和值仅作为基线建议提供,并基于特定的 PCB 设计。TI 建议在制造前对所有 PCB 设计进行仿真,以确保满足处理器 PDN 要求。
成组导轨必须满足每个成员导轨的所有要求。