ZHCAA79A August   2019  – April 2021 AFE7769 , AFE7799 , AFE7920 , AFE7921 , AFE7988 , AFE7989

 

  1.   商标
  2. 1 引言
  3. 2 术语
  4. 3 应掌握的知识
  5. 4 主要变化：三个支持的编码选项
    1. 4.1 这对系统开发人员而言意味着什么？
    2. 4.2 注意事项
  6. 5 物理层规范：可处理不同 JESD204 通道属性的其他分级
    1. 5.1 这对系统开发人员而言意味着什么？
    2. 5.2 注意事项
  7. 6 链路层：握手协议中的差异
    1. 6.1 这对系统开发人员而言意味着什么？
    2. 6.2 注意事项
  8. 7 确定性延迟
    1. 7.1 注意事项
  9. 8 ~SYNC（SYNC 请求）信号差分
    1. 8.1 8B/10B 编码选项升级
    2. 8.2 这对系统开发人员而言意味着什么？
  10. 9 结论
  11. 10参考文献
  12. 11致谢
  13. 12修订历史记录

4.1 这对系统开发人员而言意味着什么？

系统开发人员目前看重的是数据转换器可实现更高的数据速率，而非 SERDES 接口速率的显著提升。表 4-1 比较了典型数据转换器设置的 SERDES 速率差，其中一个通道支持一对 I/Q 样本流（一个数据转换器的 LMFS 为 12410）。每个 I 或 Q 样本流的典型电信工作速率为 491.52MSPS。

表 4-1 不同编码选项间的 SERDES 速率差
编码选项 单通道高效比特率（编码前） 单通道高效比特率（编码后） SERDES 速率 491.52MSPS 与数据转换器速率之比
8B/10B 2x16 位x491.52MSPS = 15.72864Gbps 15.72864Gbps × 10/8 = 19.6608Gbps 40
64B/66B 相同 15.72864Gbps × 66/64 = 16.22016Gbps 33

系统开发人员可从表 4-1 中得出结论：

  1. 64B/66B 编码选项将 SERDES 速率降低约 17.5%。这种程度的 SERDES 速率的降低足以实现将较低速率的 SERDES IP 类捆绑到 FPGA/ASIC 或数据转换器器件，同时提供与 8B/10B 编码选项相同的吞吐量。
  2. SERDES 速率与数据转换器速率（即基带速率）之比揭示了 SERDES PHY 的设备时钟和时钟比率设置以及信号链中的数字逻辑（即 FIR、数字混频器和数控振荡器）。8B/10B 选项为时钟分频器设置提供了一个具有灵活公分母的比率。这未必适用于 64B/66B 编码，但实际的 FPGA/ASIC 固件或数据转换器设计需要具有合适的齿轮箱设置以适应该比率。