ZHCSQ43 数据表 | 德州仪器 TI.com.cn

ZHCSQ43 january 2023 MCT8329A

PRODUCTION DATA

封装选项

机械数据 (封装 | 引脚)

REE|36
- MPQF647

散热焊盘机械数据 (封装 | 引脚)

订购信息

zhcsq43_oa

6.6 标准和快速模式下 SDA 和 SCL 总线的特征

在自然通风条件下的工作温度范围内测得（除非另有说明）

参数		测试条件	最小值	最大值	单位
标准模式
f_SCL	SCL 时钟频率		0	100	kHz
t_{HD_STA}	（重复）START 条件后的保持时间	在这段时间后，第一个时钟脉冲被生成。	4		µs
t_LOW	SCL 时钟的低电平周期		4.7		µs
t_HIGH	SCL 时钟的高电平周期		4		µs
t_{SU_STA}	重复 START 条件的建立时间		4.7		µs
t_{HD_DAT}	数据保持时间 ⁽¹⁾	I2C 总线器件	0 ⁽²⁾	⁽³⁾	µs
t_{SU_DAT}	数据建立时间		250		ns
t_r	SDA 和 SCL 信号的上升时间			1000	ns
t_f	SDA 和 SCL 信号的下降时间 ⁽²⁾⁽⁵⁾⁽⁶⁾⁽⁷⁾			300	ns
t_{SU_STO}	STOP 条件的建立时间		4		µs
t_BUF	停止条件和启动条件之间的总线空闲时间		4.7		µs
C_b	每个总线的容性负载 ⁽⁸⁾			400	pF
t_{VD_DAT}	数据有效时间 ⁽⁹⁾			3.45 ⁽³⁾	µs
t_{VD_ACK}	数据有效确认时间 ⁽¹⁰⁾			3.45 ⁽³⁾	µs
V_nL	低电平的噪声容限	对于每个连接的器件（包括迟滞）	0.1*AVDD		V
V_nh	高电平的噪声容限	对于每个连接的器件（包括迟滞）	0.2*AVDD		V
快速模式
f_SCL	SCL 时钟频率		0	400	KHz
t_{HD_STA}	（重复）START 条件后的保持时间	在这段时间后，第一个时钟脉冲被生成。	0.6		µs
t_LOW	SCL 时钟的低电平周期		1.3		µs
t_HIGH	SCL 时钟的高电平周期		0.6		µs
t_{SU_STA}	重复 START 条件的建立时间		0.6		µs
t_{HD_DAT}	数据保持时间 ⁽¹⁾		0 ⁽²⁾	⁽³⁾	µs
t_{SU_DAT}	数据建立时间		100 ⁽⁴⁾		ns
t_r	SDA 和 SCL 信号的上升时间		20	300	ns
t_f	SDA 和 SCL 信号的下降时间 ⁽²⁾⁽⁵⁾⁽⁶⁾⁽⁷⁾		20 x (AVDD/5.5V)	300	ns
t_{SU_STO}	STOP 条件的建立时间		0.6		µs
t_BUF	停止条件和启动条件之间的总线空闲时间		1.3		µs
C_b	每个总线的容性负载 ⁽⁸⁾			400	pF
t_{VD_DAT}	数据有效时间 ⁽⁹⁾			0.9 ⁽³⁾	µs
t_{VD_ACK}	数据有效确认时间 ⁽¹⁰⁾			0.9 ⁽³⁾	µs
V_nL	低电平的噪声容限	对于每个连接的器件（包括迟滞）	0.1*AVDD		V
V_nh	高电平的噪声容限	对于每个连接的器件（包括迟滞）	0.2*AVDD		V

(1) t_{HD_DAT} 是从 SCL 下降沿开始测量的数据保持时间，适用于传输和确认中的数据。

(2) 器件必须在内部为 SDA 信号提供至少 300ns 的保持时间（相对于 SCL 信号的 V_IH(min)）以桥接未定义的 SCL 下降沿区域。

(3) 对于标准模式和快速模式，最大 t_{HD_DAT} 可以为 3.45µs 和 0.9µs，但必须比 t_{VD_DAT} 或 t_{VD_ACK} 的最大值小一个转换时间。仅当器件不延长 SCL 信号的低电平周期 (t_LOW) 时才必须满足该最大值。如果时钟延长了 SCL，则数据必须在其释放时钟之前的设置时间内有效。

(4) 快速模式 I2C 总线器件可用于标准模式 I2C 总线系统，但必须满足 t_{SU_DAT} 250ns 的要求。如果该器件不延长 SCL 信号的低电平周期，将自动成为该情况。如果此类器件确实延长了 SCL 信号的低电平周期，则此类器件必须在释放 SCL 线之前的 t_r(max) + t_{SU_DAT} = 1000 + 250 = 1250ns 内（根据标准模式 I2C 总线规范）将下一个数据位输出到 SDA 线。确认时序也必须满足该建立时间。

(5) 如果与 HS 模式器件混合使用，则根据表 10 允许更短的下降时间。

(6) SDA 和 SCL 总线的最大 t_f 额定值为 300ns。SDA 输出级的最大下降时间 t_f 额定值为 250ns。这允许在 SDA 和 SCL 引脚以及 SDA/SCL 总线之间连接串联保护电阻器，而不超过最大 t_f 额定值。

(7) 在超快速模式下，输出级和总线时序的下降时间具有相同的额定值。如果使用串联电阻器，则设计人员在考虑总线时序时应确保实现这一点。

(8) 允许的最大总线电容可能会有所不同，具体取决于应用的实际工作电压和频率。

(9) t_{VD_DAT} = 数据信号从 SCL 低电平到 SDA 输出（高电平或低电平，取决于哪个更差）的时间。

(10) t_{VD_ACK} = 确认信号从 SCL 低电平到 SDA 输出（高电平或低电平，取决于哪个更差）的时间。