ZHCSIC5D June   2018  – March 2026 DLPC3479

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电源电气特性
    6. 5.6  引脚电气特性
    7. 5.7  内部上拉和下拉电阻电气特性
    8. 5.8  DMD SubLVDS 接口电气特性
    9. 5.9  DMD 低速接口电气特性
    10. 5.10 系统振荡器时序要求
    11. 5.11 电源和复位时序要求
    12. 5.12 并行接口帧时序要求
    13. 5.13 并行接口一般时序要求
    14. 5.14 闪存接口时序要求
    15. 5.15 其他时序要求
    16. 5.16 DMD SubLVDS 接口开关特性
    17. 5.17 DMD 停止开关特性
    18. 5.18 芯片组元件使用规格
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  输入源要求
        1. 6.3.1.1 支持的分辨率和帧速率
        2. 6.3.1.2 3D 显示
        3. 6.3.1.3 并行接口
          1. 6.3.1.3.1 PDATA 总线 — 并行接口位映射模式
      2. 6.3.2  图形显示
        1. 6.3.2.1 外部图形模式
          1. 6.3.2.1.1 8 位单色图形
          2. 6.3.2.1.2 1 位单色图形
        2. 6.3.2.2 内部图形模式
          1. 6.3.2.2.1 自由运行模式
          2. 6.3.2.2.2 触发模式
      3. 6.3.3  器件启动
      4. 6.3.4  SPI 闪存
        1. 6.3.4.1 SPI 闪存接口
        2. 6.3.4.2 SPI 闪存编程
      5. 6.3.5  I2C 接口
      6. 6.3.6  内容自适应照明控制 (CAIC)
      7. 6.3.7  局部亮度增强 (LABB)
      8. 6.3.8  3D 眼镜操作
      9. 6.3.9  测试点支持
      10. 6.3.10 DMD 接口
        1. 6.3.10.1 SubLVDS (HS) 接口
    4. 6.4 器件功能模式
    5. 6.5 编程
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 设计要求
      2. 7.2.2 详细设计过程
      3. 7.2.3 应用曲线
  9. 8 电源相关建议
    1. 8.1 PLL 设计注意事项
    2. 8.2 系统上电和断电序列
    3. 8.3 上电初始化序列
    4. 8.4 DMD 快速停止控制 (PARKZ)
    5. 8.5 热插拔 I/O 使用
  10. 9 布局
    1. 9.1 布局指南
      1. 9.1.1 PLL 电源布局
      2. 9.1.2 基准时钟布局
        1. 9.1.2.1 建议的晶体振荡器配置
      3. 9.1.3 未使用的引脚
      4. 9.1.4 DMD 控制和 SubLVDS 信号
      5. 9.1.5 布局变更
      6. 9.1.6 残桩
      7. 9.1.7 端接
      8. 9.1.8 布线过孔
      9. 9.1.9 散热注意事项
    2. 9.2 布局示例
  11. 10器件和文档支持
    1. 10.1 器件支持
      1. 10.1.1 第三方产品免责声明
      2. 10.1.2 器件命名规则
        1. 10.1.2.1 器件标识
      3. 10.1.3 视频时序参数定义
    2. 10.2 文档支持
    3. 10.3 接收文档更新通知
    4. 10.4 支持资源
    5. 10.5 商标
    6. 10.6 静电放电警告
    7. 10.7 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

4 引脚配置和功能

DLPC3479 ZEZ 封装201 引脚 NFBGA底视图图 4-1 ZEZ 封装201 引脚 NFBGA底视图
DLPC3479 13mm × 13mm 封装 — VF 球栅阵列图 4-2 13mm × 13mm 封装 — VF 球栅阵列
表 4-1 测试引脚和一般控制
引脚I/O类型(4)说明
名称编号
HWTEST_ENC10I6制造测试使能信号。将该信号直接连接到 PCB 的接地端才能正常运行。
PARKZC13I6DMD 快速停止控制（低电平有效输入，带有一个迟滞缓冲器）。该信号用于在即将发生断电时快速停止 DMD。如果执行快速停止操作，则可能无法实现 DMD 的最长使用寿命。因此，仅当无法完成正常停止操作时，才会将该信号置为有效。PARKZ 信号通常由 DLPAxxxx 中断输出信号提供。
JTAGTCKP12I6TI 内部使用。请勿连接该引脚。
JTAGTDIP13I6TI 内部使用。请勿连接该引脚。
JTAGTDO1N13(1)O1TI 内部使用。请勿连接该引脚。
JTAGTDO2N12(1)O1TI 内部使用。请勿连接该引脚。
JTAGTMS1M13I6TI 内部使用。请勿连接该引脚。
JTAGTMS2N11I6TI 内部使用。请勿连接该引脚。
JTAGTRSTZP11I6TI 内部使用。
该引脚必须通过外部电阻器接地才能正常运行。若在正常运行期间未能将该引脚连接至低电平，可能会导致启动和初始化问题。(2)
RESETZC11I6上电复位（带有一个迟滞缓冲器的低电平有效输入）。当在 RESETZ 上检测到从低电平到高电平的转换时，自配置启动。在该复位被置为无效之前，所有控制器电源和时钟都必须保持稳定。当 RESETZ 被置为有效时，没有信号处于有效状态。该引脚通常连接到 DLPA200x 的 RESETZ 引脚或 DLPA300X 的 RESET_Z 引脚。
TSTPT_0R12I/O1测试引脚（包括弱内部下拉电阻）。当 RESETZ 被置为低电平时，引脚为三态。在 RESETZ 置为无效后约 1.5µs，作为输入测试模式选择控制进行采样，然后驱动为输出。(2)(3)

正常使用：保留用于测试输出。正常使用时保持开路。
注意：外部上拉电阻可能会将 DLPC34xx 置于测试模式。有关更多信息，请参阅节 6.3.9。
TSTPT_1R13I/O1
TSTPT_2R14I/O1
TSTPT_3R15I/O1
TSTPT_4P14I/O1测试引脚 4（包括弱内部下拉电阻）— 在 RESETZ 被置为低电平时设置为三态。在 RESETZ 置为无效后约 1.5µs，作为输入测试模式选择控制进行采样，然后驱动为输出。保留用于 TRIG_OUT_1 信号（输出）。
TSTPT_5P15I/O1测试引脚（包括弱内部下拉电阻）。当 RESETZ 被置为低电平时，引脚为三态。在 RESETZ 置为无效后约 1.5µs，作为输入测试模式选择控制进行采样，然后驱动为输出。(2)(3)

正常使用：保留用于测试输出。正常使用时保持开路。
注意：外部上拉电阻可能会将 DLPC34xx 置于测试模式。有关更多信息，请参阅节 6.3.9。
TSTPT_6N14I/O1
TSTPT_7N15I/O1
(1) 如果应用设计不需要外部上拉电阻，并且没有可克服内部弱下拉电阻的外部逻辑，则此 I/O 引脚可保持开路或不连接状态以实现正常运行。如果应用设计不需要外部上拉电阻，但有外部逻辑可以克服内部弱下拉电阻，则建议使用外部下拉电阻以确保逻辑低电平。
(2) 外部电阻器的阻值必须为 8kΩ 或更小，以补偿提供内部上拉或下拉电阻器的引脚。
(3) 如果应用设计不需要外部上拉电阻，并且没有可克服内部弱下拉电阻的外部逻辑，则 TSTPT I/O 可保持开路（未连接）状态以实现正常运行。如果运行过程不需要外部上拉电阻，但有外部逻辑可以克服内部弱下拉电阻，则建议使用外部下拉电阻以确保逻辑低电平。
(4) 有关类型定义，请参阅表 4-9。
表 4-2 并行端口输入
引脚(1)(2)I/O类型(4)说明
名称编号并行 RGB 模式
来获取 VOUT PCLK。P3I10像素时钟
PDM_CVS_TEN4I/O5并行数据掩码。可编程极性，默认为高电平有效。可选信号。
VSYNC_WEP1I10Vsync(3)
HSYNC_CSN5I10Hsync(3)
DATAEN_CMDP2I10数据有效
（典型 RGB 888）
PDATA_0
PDATA_1
PDATA_2
PDATA_3
PDATA_4
PDATA_5
PDATA_6
PDATA_7		K2
K1
L2
L1
M2
M1
N2
N1		I10蓝色（位权重 1）
蓝色（位权重 2）
蓝色（位权重 4）
蓝色（位权重 8）

蓝色（位权重 16）蓝色（位权重 32）蓝色（位权重 64）
蓝色
（位权重 128）
（典型 RGB 888）
PDATA_8
PDATA_9
PDATA_10
PDATA_11
PDATA_12
PDATA_13
PDATA_14
PDATA_15		R1
R2
R3
P4
R4
P5
R5
P6		I10绿色（位权重 1）
绿色（位权重 2）
绿色（位权重 4）
绿色（位权重 8）
绿色（位权重 16）
绿色（位权重 32）绿色
（位权重 64）
绿色（位权重 128）
（典型 RGB 888）
PDATA_16
PDATA_17
PDATA_18
PDATA_19
PDATA_20
PDATA_21
PDATA_22
PDATA_23		R6
P7
R7
P8
R8
P9
R9
P10		I10红色（位权重 1）
红色（位权重 2）
红色（位权重 4）
红色（位权重 8）
红色（位权重 16）
红色（位权重 32）
红色（位权重 64）
红色（位权重 128）
3DRN6I10光控制
  • 内部图形模式的外部输入触发信号（输入）
3D 基准
  • 对于 3D 应用：左或右 3D 基准（左 = 1，右 = 0）。由主机提供。必须在每一帧的中间转换（靠近 VSYNC 的有效边沿的时间不要小于 1ms）
  • 如果未使用 3D 应用，则通过外部电阻器将此输入拉低。
(1) PDATA(23:0) 总线映射取决于像素格式和源模式。有关详细信息，请参阅后续章节。
(2) 通过外部电阻器（8kΩ 或更小）将未使用的输入接地或将下拉电阻接地。
(3) VSYNC 和 HSYNC 极性可通过软件进行调整。
(4) 有关类型定义，请参阅表 4-9。
表 4-3 DMD 复位和偏置控制
引脚I/O类型(1)说明
名称编号
DMD_DEN_ARSTZB1O2DMD 驱动器使能（高电平有效）。DMD 复位（低电平有效）。在提供相应的 I/O 电源时，控制器会在 DMD 停止后且从 DMD 断电前将此信号驱动为低电平。如果 DLPC34xx 的 1.8V 电源与 DMD 的 1.8V 电源无关，则 TI 建议添加一个弱外部下拉电阻，以在施加 DMD 电源而 DLPC34xx 电源处于非活动状态时将信号保持为低电平。
DMD_LS_CLKA1O3DMD，低速 (LS) 接口时钟
DMD_LS_WDATAA2O3DMD，低速 (LS) 串行写入数据
DMD_LS_RDATAB2I6DMD，低速 (LS) 串行读取数据
(1) 有关类型定义，请参阅表 4-9。
表 4-4 DMD SubLVDS 接口
引脚I/O类型(1)说明
名称编号
DMD_HS_CLK_P
DMD_HS_CLK_N		A7
B7		O4DMD 高速 (HS) 接口时钟
DMD_HS_WDATA_H_P
DMD_HS_WDATA_H_N
DMD_HS_WDATA_G_P
DMD_HS_WDATA_G_N
DMD_HS_WDATA_F_P
DMD_HS_WDATA_F_N
DMD_HS_WDATA_E_P
DMD_HS_WDATA_E_N
DMD_HS_WDATA_D_P
DMD_HS_WDATA_D_N
DMD_HS_WDATA_C_P
DMD_HS_WDATA_C_N
DMD_HS_WDATA_B_P
DMD_HS_WDATA_B_N
DMD_HS_WDATA_A_P
DMD_HS_WDATA_A_N		A3
B3
A4
B4
A5
B5
A6
B6
A8
B8
A9
B9
A10
B10
A11
B11		O4DMD SubLVDS 高速 (HS) 接口写入数据通道。DMD_HS_WDATA 引脚的实际编号和应用取决于软件配置。请参阅表 6-10。
(1) 有关类型定义，请参阅表 4-9。
表 4-5 外设接口
引脚I/O类型(3)说明(1)
名称编号
CMP_OUTA12I6逐次逼近型 ADC（模数转换器）比较器输出（DLPC34xx 输入）。要实现此目标，请使用逐次逼近型 ADC，其热敏电阻向外部比较器的一个输入端供电，且 DLPC34xx 控制器 GPIO_10 (RC_CHARGE) 引脚驱动比较器的另一端。建议使用 DLPAxxxx 来实现此功能。如果不使用此功能（迟滞缓冲器），则 CMP_OUT 必须下拉至接地。
CMP_PWMA15O1TI 内部使用。请勿连接该引脚。
HOST_IRQ(2)N8O9主机中断（输出）
HOST_IRQ 指示 DLPC34xx 自动初始化何时进行，最重要的是何时完成。
这个引脚在复位期间为三态。必须在该信号上包含一个外部上拉电阻器。
IIC0_SCL(4)N10I/O7I2C 目标（端口 0）SCL（具有输入迟滞的双向开漏信号）：该引脚需要使用一个外部上拉电阻器。目标 I2C I/O 可耐受 3.6V 电压（高电压输入耐受）并由 VCC_INTF（可以是 1.8V、2.5V 或 3.3V）供电。外部 I2C 上拉电阻必须连接到等于或大于电源电压、最大电压不超过 3.6V 的主机电源（较低的上拉电源电压通常不满足目标 I2C 输入缓冲器的 VIH 规格）。
IIC1_SCLR11I/O8TI 内部使用。TI 建议使用外部上拉电阻器。
IIC0_SDA(4)N9I/O7I2C 目标（端口 0）SDA。（具有输入迟滞的双向开漏信号）：该引脚需要使用一个外部上拉电阻器。目标 I2C 端口是控制器的控制端口。目标 I2C I/O 引脚可耐受 3.6V 电压（高电压输入耐受）并由 VCC_INTF（可以是 1.8V、2.5V 或 3.3V）供电。外部 I2C 上拉电阻必须连接到等于或大于电源电压、最大电压不超过 3.6V 的主机电源（较低的上拉电源电压通常不满足目标 I2C 输入缓冲器的 VIH 规格）。
IIC1_SDAR10I/O8TI 内部使用。TI 建议使用外部上拉电阻器。
LED_SEL_0B15O1LED 使能选择。由 DLPC34xx 可编程 DMD 序列自动控制
LED_SEL(1:0)
00
01
10
11		已使能 LED
无
红色
绿色
蓝色
LED_SEL_1B14O1当 RESETZ 被置为有效并提供相应的 I/O 电源时，控制器会将这些信号驱动为低电平。在整个自动初始化过程中，控制器继续将这些信号驱动为低电平。建议使用弱外部下拉电阻器，以确保未应用 I/O 电源时将禁用这些 LED。
SPI0_CLKA13O13SPI（串行外设接口）端口 0，时钟。此引脚通常连接到闪存时钟。
SPI0_CSZ0A14O13SPI 端口 0，芯片选择 0（低电平有效输出）。此引脚通常连接到闪存芯片选择。
TI 建议使用外部上拉电阻器，以避免在控制器复位置为有效期间外部 SPI 器件出现悬空输入。
SPI0_CSZ1C12O13SPI 端口 0，芯片选择 1（低电平有效输出）。此引脚通常保持未使用状态。
TI 建议使用外部上拉电阻器，以避免在控制器复位置为有效期间外部 SPI 器件出现悬空输入。
SPI0_DINB12I12同步串行端口 0，接收数据输入。此引脚通常连接到闪存数据输出。
SPI0_DOUTB13O13同步串行端口 0，发送数据输出。此引脚通常连接到闪存数据输入。
(1) 外部上拉电阻器必须为 8kΩ 或更小。
(2) 有关使用的更多信息，请参阅节 6.3.3。
(3) 有关类型定义，请参阅表 4-9。
(4) 当 VCC_INTF 已上电且 VDD 未上电时，控制器可以将 IIC0_xxx 引脚驱动为低电平，这会阻止在该 I2C 总线上进行通信。对于任何在此总线上具有其他目标器件的系统，在为 VDD 引脚上电之前，不要为 VCC_INTF 引脚上电。
表 4-6 GPIO 外设接口
引脚I/O类型(3)说明(2)
名称(1)编号
GPIO_19M15I/O1HBT_ODAT（输出）：连接到第二个 DLPC3479 的 HBT_IDAT (GPIO_17) 引脚。
GPIO_18M14I/O1HBT_OCLK（输出）：连接到第二个 DLPC3479 的 HBT_ICLK (GPIO_16) 引脚。
GPIO_17L15I/O1HBT_IDAT（输入）：连接到第二个 DLPC3479 的 HBT_ODAT (GPIO_19) 引脚。
GPIO_16L14I/O1HBT_ICLK（输入）：连接到第二个 DLPC3479 的 HBT_OCLK (GPIO_18) 引脚。
GPIO_15K15I/O1DA_SYNC (BiDir)：连接到第二个 DLPC3479 的 DA_SYNC (GPIO_15) 引脚。
GPIO_14K14I/O1SEQ_SYNC (BiDir)：使用连接到 VCC18 的 7.87k 上拉电阻器连接到第二个 DLPC3479 的 SEQ_SYNC (GPIO_14) 引脚。
GPIO_13J15I/O1通用 I/O 13（迟滞缓冲器）。可选 GPIO。如果未使用，TI 建议将该引脚配置为逻辑零 GPIO 输出并保持未连接状态。否则，该引脚需要外部上拉或下拉电阻，以避免 GPIO 输入悬空。
GPIO_12J14I/O1通用 I/O 12（迟滞缓冲器）。可选 GPIO。如果未使用，TI 建议将该引脚配置为逻辑零 GPIO 输出并保持未连接状态。否则，该引脚需要外部上拉或下拉电阻，以避免 GPIO 输入悬空。
GPIO_11H15I/O1通用 I/O 11（迟滞缓冲器）。选项：
  1. 热敏电阻电源使能（输出）。在使用和使能热敏电阻时打开其电源。
  2. 可选 GPIO。如果未使用，TI 建议将该引脚配置为逻辑零 GPIO 输出并保持未连接状态。否则，该引脚需要外部上拉或下拉电阻，以避免 GPIO 输入悬空。
GPIO_10H14I/O1通用 I/O 10（迟滞缓冲器）。选项：
  1. RC_CHARGE（输出）：用于向热敏电阻接口的 RC 充电电路供电。
  2. 可选 GPIO。如果未使用，TI 建议将该引脚配置为逻辑零 GPIO 输出并保持未连接状态。否则，该引脚需要外部上拉或下拉电阻，以避免 GPIO 输入悬空。
GPIO_09G15I/O1通用 I/O 09（迟滞缓冲器）。可选 GPIO。如果未使用，TI 建议将该引脚配置为逻辑零 GPIO 输出并保持未连接状态。否则，该引脚需要外部上拉或下拉电阻，以避免 GPIO 输入悬空。
GPIO_08G14I/O1通用 I/O 08（迟滞缓冲器）。正常微镜停止请求（低电平有效）：由主机的 PROJ_ON 输出驱动。该信号上的逻辑低电平会使 DLPC34xx 停止 DMD，但不会使 DMD 断电（DLPAxxxx 执行该操作）。最短高电平时间为 200ms。最短低电平时间为 200ms。
GPIO_07F15I/O1通用 I/O 07（迟滞缓冲器）。选项：
  1. 光控制：保留用于 TRIG_OUT_2 信号（输出）。
  2. 可选 GPIO。如果未使用，应配置为逻辑零 GPIO 输出并保持未连接状态（否则，它将需要外部上拉或下拉电阻以避免 GPIO 输入悬空）。
GPIO_06F14I/O1通用 I/O 06（迟滞缓冲器）。选项：
  1. 光控制：保留用于图形就绪信号（输出）。仅适用于内部图形流模式。
  2. 可选 GPIO。如果未使用，应配置为逻辑零 GPIO 输出并保持未连接状态（否则，它将需要外部上拉或下拉电阻以避免 GPIO 输入悬空）。
GPIO_05E15I/O1通用 I/O 05（迟滞缓冲器）。可选 GPIO。如果未使用，TI 建议将该引脚配置为逻辑零 GPIO 输出并保持未连接状态。否则，该引脚需要外部上拉或下拉电阻，以避免 GPIO 输入悬空。
GPIO_04E14I/O1MST_SLVZ（输入）：主或辅助控制器标识符信号（主= 1，辅助= 0）。
GPIO_03D15I/O1通用 I/O 03（迟滞缓冲器）。SPI1_CSZ0（低电平有效输出）：SPI1 芯片选择 0 信号。此引脚通常连接到 DLPAxxxx SPI_CSZ 引脚。需要一个外部上拉电阻器以在复位和自动初始化过程中停用此信号。
GPIO_02D14I/O1通用 I/O 02（迟滞缓冲器）。SPI1_DOUT（输出）：SPI1 数据输出信号。此引脚通常连接到 DLPAxxxx SPI_DIN 引脚。
GPIO_01C15I/O1通用 I/O 01（迟滞缓冲器）。SPI1_CLK（输出）：SPI1 时钟信号。此引脚通常连接到 DLPAxxxx SPI_CLK 引脚。
GPIO_00C14I/O1通用 I/O 00（迟滞缓冲器）。SPI1_DIN（输入）：SPI1 数据输入信号。此引脚通常连接到 DLPAxxxx SPI_DOUT 引脚。
(1) GPIO 引脚必须通过软件配置为输入、输出、双向或开漏运行。某些 GPIO 引脚具有一种或多种备用模式，这些模式也可通过软件进行配置。每个配置为开漏的信号都需要一个外部上拉电阻器。
(2) DLPC3470 控制器的通用 I/O。这些 GPIO 引脚可通过软件进行配置。
(3) 有关类型定义，请参阅表 4-9。
表 4-7 时钟和 PLL 支持
引脚I/O类型(1)说明
名称编号
PLL_REFCLK_IH1I11‌基准时钟晶体输入。如果使用外部振荡器而不是晶体，则使用该引脚作为振荡器输入。
PLL_REFCLK_OJ1O5基准时钟晶体回流。如果使用外部振荡器而不是晶体，请将该引脚保持未连接状态（悬空且不增加电容负载）。
(1) 有关类型定义，请参阅表 4-9。
表 4-8 电源和接地
引脚I/O类型说明
名称编号
VDDC5、D5、D7、D12、J4、J12、K3、L4、L12、M6、M9、D9、D13、F13、H13、L13、M10、D3、E3—PWR内核 1.1V 电源（主电源 1.1V）
VDDLP12C3—---未使用。建议将该引脚外部连接到 VDD。
VSSC4、D6、D8、D10、E4、E13、F4、G4、G12、H4、H12、J3、J13、K4、K12、L3、M4、M5、M8、M12 G13、C6、C8、F6、F7、F8、F9、F10、G6、G7、G8、G9、G10、H6、H7、H8、H9、H10、J6、J7、J8、J9、J10、K6、K7、K8、K9、K10—GND内核接地（eDRAM、I/O 接地、热接地）
VCC18C7、C9、D4、E12、F12、K13、M11—PWR所有 1.8V I/O 电源：
除主机或并行接口以及 SPI 闪存接口以外的所有 I/O 引脚均采用 1.8V 电源（RESETZ、PARKZ、LED_SEL、CMP_OUT、GPIO、IIC1、TSTPT 和 JTAG）。
VCC_INTFM3、M7、N3、N7—PWR主机或并行接口 I/O 电源：1.8V 至 3.3V（包括 IIC0、PDATA、视频同步和 HOST_IRQ 引脚）
VCC_FLSHD11—PWR闪存接口 I/O 电源：1.8V 至 3.3V
（专用 SPI0 电源引脚）
VDD_PLLMH2—PWRMCG PLL（主时钟发生器锁相环）1.1V 电源
VSS_PLLMG3—RTNMCG PLL 回流
VDD_PLLDJ2—PWRDCG PLL（DMD 时钟发生器锁相环）1.1V 电源
VSS_PLLDH3—RTNDCG PLL 回流
表 4-9 I/O 类型下标定义
I/O电源基准ESD 结构
下标说明
1具有 8mA 驱动的 1.8V LVCMOS I/O 缓冲器VCC18ESD 二极管到 GND 和电源轨
2具有 4mA 驱动的 1.8V LVCMOS I/O 缓冲器VCC18ESD 二极管到 GND 和电源轨
3具有 24mA 驱动的 1.8V LVCMOS I/O 缓冲器VCC18ESD 二极管到 GND 和电源轨
41.8V SubLVDS 输出，具有 4mA 的驱动能力VCC18ESD 二极管到 GND 和电源轨
51.8V、2.5V、3.3V LVCMOS，具有 4mA 的驱动能力VCC_INTFESD 二极管到 GND 和电源轨
61.8V LVCMOS 输入VCC18ESD 二极管到 GND 和电源轨
71.8V、2.5V、3.3V I2C，具有 3mA 的驱动能力VCC_INTFESD 二极管到 GND 和电源轨
81.8V I2C，具有 3mA 的驱动能力VCC18ESD 二极管到 GND 和电源轨
91.8V、2.5V、3.3V LVCMOS，具有 8mA 的驱动能力VCC_INTFESD 二极管到 GND 和电源轨
10保留
111.8V、2.5V、3.3V LVCMOS 输入VCC_INTFESD 二极管到 GND 和电源轨
121.8V、2.5V、3.3V LVCMOS 输入VCC_FLSHESD 二极管到 GND 和电源轨
131.8V、2.5V、3.3V LVCMOS，具有 8mA 的驱动能力VCC_FLSHESD 二极管到 GND 和电源轨