ZHCSIC5D June   2018  – March 2026 DLPC3479

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电源电气特性
    6. 5.6  引脚电气特性
    7. 5.7  内部上拉和下拉电阻电气特性
    8. 5.8  DMD SubLVDS 接口电气特性
    9. 5.9  DMD 低速接口电气特性
    10. 5.10 系统振荡器时序要求
    11. 5.11 电源和复位时序要求
    12. 5.12 并行接口帧时序要求
    13. 5.13 并行接口一般时序要求
    14. 5.14 闪存接口时序要求
    15. 5.15 其他时序要求
    16. 5.16 DMD SubLVDS 接口开关特性
    17. 5.17 DMD 停止开关特性
    18. 5.18 芯片组元件使用规格
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  输入源要求
        1. 6.3.1.1 支持的分辨率和帧速率
        2. 6.3.1.2 3D 显示
        3. 6.3.1.3 并行接口
          1. 6.3.1.3.1 PDATA 总线 — 并行接口位映射模式
      2. 6.3.2  图形显示
        1. 6.3.2.1 外部图形模式
          1. 6.3.2.1.1 8 位单色图形
          2. 6.3.2.1.2 1 位单色图形
        2. 6.3.2.2 内部图形模式
          1. 6.3.2.2.1 自由运行模式
          2. 6.3.2.2.2 触发模式
      3. 6.3.3  器件启动
      4. 6.3.4  SPI 闪存
        1. 6.3.4.1 SPI 闪存接口
        2. 6.3.4.2 SPI 闪存编程
      5. 6.3.5  I2C 接口
      6. 6.3.6  内容自适应照明控制 (CAIC)
      7. 6.3.7  局部亮度增强 (LABB)
      8. 6.3.8  3D 眼镜操作
      9. 6.3.9  测试点支持
      10. 6.3.10 DMD 接口
        1. 6.3.10.1 SubLVDS (HS) 接口
    4. 6.4 器件功能模式
    5. 6.5 编程
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 设计要求
      2. 7.2.2 详细设计过程
      3. 7.2.3 应用曲线
  9. 8 电源相关建议
    1. 8.1 PLL 设计注意事项
    2. 8.2 系统上电和断电序列
    3. 8.3 上电初始化序列
    4. 8.4 DMD 快速停止控制 (PARKZ)
    5. 8.5 热插拔 I/O 使用
  10. 9 布局
    1. 9.1 布局指南
      1. 9.1.1 PLL 电源布局
      2. 9.1.2 基准时钟布局
        1. 9.1.2.1 建议的晶体振荡器配置
      3. 9.1.3 未使用的引脚
      4. 9.1.4 DMD 控制和 SubLVDS 信号
      5. 9.1.5 布局变更
      6. 9.1.6 残桩
      7. 9.1.7 端接
      8. 9.1.8 布线过孔
      9. 9.1.9 散热注意事项
    2. 9.2 布局示例
  11. 10器件和文档支持
    1. 10.1 器件支持
      1. 10.1.1 第三方产品免责声明
      2. 10.1.2 器件命名规则
        1. 10.1.2.1 器件标识
      3. 10.1.3 视频时序参数定义
    2. 10.2 文档支持
    3. 10.3 接收文档更新通知
    4. 10.4 支持资源
    5. 10.5 商标
    6. 10.6 静电放电警告
    7. 10.7 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

9.1.4 DMD 控制和 SubLVDS 信号

表 9-4 最大引脚对引脚 PCB 互连建议
DMD 总线信号(1)(2)信号互连拓扑单位
单板信号布线长度多板信号布线长度
DMD_HS_CLK_P
DMD_HS_CLK_N		6.0
(152.4)		请参阅 (3)in
(mm)
DMD_HS_WDATA_A_P
DMD_HS_WDATA_A_N		6.0
(152.4)		请参阅 (3)in
(mm)
DMD_HS_WDATA_B_P
DMD_HS_WDATA_B_N
DMD_HS_WDATA_C_P
DMD_HS_WDATA_C_N
DMD_HS_WDATA_D_P
DMD_HS_WDATA_D_N
DMD_HS_WDATA_E_P
DMD_HS_WDATA_E_N
DMD_HS_WDATA_F_P
DMD_HS_WDATA_F_N
DMD_HS_WDATA_G_P
DMD_HS_WDATA_G_N
DMD_HS_WDATA_H_P
DMD_HS_WDATA_H_N
DMD_LS_CLK6.5
(165.1)		请参阅 (3)in
(mm)
DMD_LS_WDATA6.5
(165.1)		请参阅 (3)in
(mm)
DMD_LS_RDATA6.5
(165.1)		请参阅 (3)in
(mm)
DMD_DEN_ARSTZ7.0
(177.8)		请参阅 (3)in
(mm)
(1) 最大信号布线长度将迂回布线计算进来。
(2) 由于连接器的影响，多板 DMD 布线长度存在更严格的限制。
(3) 由于 PCB 之间存在差异，因此无法定义这些建议。任何电路板设计都应使用控制器 IBIS 模型（可在控制器网页的工具和软件 选项卡中找到）进行 SPICE 仿真，以便布线长度不会违反信号要求。
表 9-5 高速 PCB 信号布线匹配要求
信号组长度匹配(1)(2)(3)
接口 信号组 基准信号 最大失配(4) 单位
DMD(5) DMD_HS_WDATA_A_P
DMD_HS_WDATA_A_N		 DMD_HS_CLK_P
DMD_HS_CLK_N		 ±1.0
(±25.4)		 in
(mm)
DMD_HS_WDATA_B_P
DMD_HS_WDATA_B_N
DMD_HS_WDATA_C_P
DMD_HS_WDATA_C_N
DMD_HS_WDATA_D_P
DMD_HS_WDATA_D_N
DMD_HS_WDATA_E_P
DMD_HS_WDATA_E_N
DMD_HS_WDATA_F_P
DMD_HS_WDATA_F_N
DMD_HS_WDATA_G_P
DMD_HS_WDATA_G_N
DMD_HS_WDATA_H_P
DMD_HS_WDATA_H_N
DMD DMD_HS_WDATA_x_P DMD_HS_WDATA_x_N ±0.025
(±0.635)		 in
(mm)
DMD DMD_HS_CLK_P DMD_HS_CLK_N ±0.025
(±0.635)		 in
(mm)
DMD DMD_LS_WDATA
DMD_LS_RDATA		 DMD_LS_CLK ±0.2
(±5.08)		 in
(mm)
DMD DMD_DEN_ARSTZ 不适用 不适用 in
(mm)
(1) 长度匹配值仅适用于 PCB 布线长度。无需额外考虑与 DLPC34xx 控制器或 DMD 相关的内部封装布线失配。
(2) 对 DMD HS 数据线进行训练。这就是为什么定义的匹配要求相较于 LS 数据线而言略显宽松。
(3) DMD LS 信号为单端信号。
(4) 信号组的失配变化始终与基准信号相关。
(5) DMD HS 数据线是差分数据线，因此这些规格是成对的。
表 9-6 信号要求
参数 基准 要求
源串联端接 DMD_LS_WDATA 必需
DMD_LS_CLK 必需
DMD_DEN_ARSTZ 可接受
DMD_LS_RDATA 必需
DMD_HS_WDATA_x_y 不可接受
DMD_HS_CLK_y 不可接受
终点端接 DMD_LS_WDATA 不可接受
DMD_LS_CLK 不可接受
DMD_DEN_ARSTZ 不可接受
DMD_LS_RDATA 不可接受
DMD_HS_WDATA_x_y 不可接受
DMD_HS_CLK_y 不可接受
PCB 阻抗 DMD_LS_WDATA 68Ω ±10%
DMD_LS_CLK 68Ω ±10%
DMD_DEN_ARSTZ 68Ω ±10%
DMD_LS_RDATA 68Ω ±10%
DMD_HS_WDATA_x_y 100Ω ±10%
DMD_HS_CLK_y 100Ω ±10%
信号类型 DMD_LS_WDATA 以 DMD_LS_DCLK 为基准的 SDR（单一数据速率）
DMD_LS_CLK 以 DMD_LS_DCLK 为基准的 SDR
DMD_DEN_ARSTZ SDR
DMD_LS_RDATA 以 DMD_LS_DLCK 为基准的 SDR
DMD_HS_WDATA_x_y SubLVDS
DMD_HS_CLK_y SubLVDS