ZHCSI46D April   2018  – March 2026 DLPC3470

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电源电气特性
    6. 5.6  引脚电气特性
    7. 5.7  内部上拉和下拉电气特性
    8. 5.8  DMD SubLVDS 接口电气特性
    9. 5.9  DMD 低速接口电气特性
    10. 5.10 系统振荡器时序要求
    11. 5.11 电源和复位时序要求
    12. 5.12 并行接口帧时序要求
    13. 5.13 并行接口一般时序要求
    14. 5.14 BT656 接口一般时序要求
    15. 5.15 闪存接口时序要求
    16. 5.16 其他时序要求
    17. 5.17 DMD Sub-LVDS 接口开关特性
    18. 5.18 DMD 停止开关特性
    19. 5.19 芯片组元件使用规格
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  输入源
        1. 6.3.1.1 支持的分辨率和帧速率
        2. 6.3.1.2 3D 显示
        3. 6.3.1.3 并行接口
          1. 6.3.1.3.1 PDATA 总线 — 并行接口位映射模式
      2. 6.3.2  图形显示
        1. 6.3.2.1 外部图形模式
          1. 6.3.2.1.1 8 位单色图形
          2. 6.3.2.1.2 1 位单色图形
        2. 6.3.2.2 内部图形模式
          1. 6.3.2.2.1 自由运行模式
          2. 6.3.2.2.2 触发模式
      3. 6.3.3  器件启动
      4. 6.3.4  SPI 闪存
        1. 6.3.4.1 SPI 闪存接口
        2. 6.3.4.2 SPI 闪存编程
      5. 6.3.5  I2C 接口
      6. 6.3.6  内容自适应照明控制 (CAIC)
      7. 6.3.7  局部亮度增强 (LABB)
      8. 6.3.8  3D 眼镜操作
      9. 6.3.9  测试点支持
      10. 6.3.10 DMD 接口
        1. 6.3.10.1 SubLVDS (HS) 接口
    4. 6.4 器件功能模式
    5. 6.5 编程
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 用于 3D 深度扫描的图形投影仪
        1. 7.2.1.1 设计要求
        2. 7.2.1.2 详细设计过程
        3. 7.2.1.3 应用曲线
      2. 7.2.2 具有内部流模式的图形投影仪
        1. 7.2.2.1 设计要求
        2. 7.2.2.2 详细设计过程
        3. 7.2.2.3 应用曲线
  9. 8 电源相关建议
    1. 8.1 PLL 设计注意事项
    2. 8.2 系统上电和断电序列
    3. 8.3 加电初始化序列
    4. 8.4 DMD 快速停止控制 (PARKZ)
    5. 8.5 热插拔 I/O 的用途
  10. 9 布局
    1. 9.1 布局指南
      1. 9.1.1 PLL 电源布局
      2. 9.1.2 参考时钟布局
        1. 9.1.2.1 建议的晶体振荡器配置
      3. 9.1.3 未使用的引脚
      4. 9.1.4 DMD 控制和 Sub-LVDS 信号
      5. 9.1.5 层变更
      6. 9.1.6 残桩
      7. 9.1.7 端接
      8. 9.1.8 布线过孔
      9. 9.1.9 散热注意事项
    2. 9.2 布局示例
  11. 10器件和文档支持
    1. 10.1 器件支持
      1. 10.1.1 第三方产品免责声明
      2. 10.1.2 器件命名规则
        1. 10.1.2.1 器件标识
      3. 10.1.3 视频时序参数定义
    2. 10.2 相关文档
    3. 10.3 接收文档更新通知
    4. 10.4 支持资源
    5. 10.5 商标
    6. 10.6 静电放电警告
    7. 10.7 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.14 BT656 接口一般时序要求

DLPC34xx 控制器输入接口支持业界通用的 BT.656 并行视频接口。有关详细的接口时序要求，请参阅相应的 ITU-R BT.656 规范。(2)
最小值最大值单位
ƒcllPCLK 频率1.033.5MHz
tp_clkperPCLK 周期50% 基准点29.851000ns
tp_clkjitPCLK 抖动最大 fclock请参阅(1)
tp_whPCLK 脉冲持续时间（高电平）50% 基准点10.0ns
tp_wlPCLK 脉冲持续时间（低电平）50% 基准点10.0ns
tp_su建立时间 — 在 PCLK 有效边沿之前 PDATA(7:0) 保持有效50% 基准点3.0ns
tp_h保持时间 — 在 PCLK 有效边沿之后 PDATA(7:0) 保持有效50% 基准点0.9ns
tt切换时间 — 所有信号20% 至 80% 基准点（上升信号）
80% 至 20% 基准点（下降信号）		0.23.0ns
(1) 使用以下公式计算时钟抖动（以 ns 为单位）：抖动 = [1 / ƒclock – 5.76ns]。时钟抖动必须维持建立时间和保持时间。BT.656 数据位必须映射到 DLPC3470 PDATA 总线，如图 5-9 所示，该图展示了 BT.656 总线模式 YCbCr 4:2:2 源 PDATA (23:0) 映射。
(2) BT.656 接口接受每种颜色 8 位数据，即按照行业标准编码的 4:2:2 YCbCr 数据，这些数据通过 PDATA(7:0) 在 PCLK 的有效边沿上进行传输。请参阅图 5-9。
DLPC3470 BT.656 接口模式位映射图 5-9 BT.656 接口模式位映射