ZHCSYD0A February   2010  – May 2025 CDCE949-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  热阻特性
    4. 5.4  建议运行条件
    5. 5.5  建议的晶体/VCXO 规格
    6. 5.6  EEPROM 规格
    7. 5.7  电气特性
    8. 5.8  时序要求
      1. 5.8.1 CLK_IN 时序要求
      2. 5.8.2 SDA/SCL 时序要求
    9. 5.9  时序图
      1. 5.9.1 针对 SDA/SCL 串行控制接口的时序图
    10. 5.10 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 控制终端配置
      2. 7.3.2 默认器件设置
      3. 7.3.3 SDA/SCL 串行接口
      4. 7.3.4 数据协议
      5. 7.3.5 PLL 倍频器/分频器定义
    4. 7.4 器件功能模式
      1. 7.4.1 SDA/SCL 硬件接口
    5. 7.5 编程
      1. 7.5.1 一般编程序列
      2. 7.5.2 字节写入编程序列
      3. 7.5.3 字节读取编程序列
      4. 7.5.4 块写入编程序列
      5. 7.5.5 块读取编程序列
  9. 8 寄存器映射
    1. 8.1 SDA 和 SCL 寄存器
    2. 8.2 配置寄存器
      1. 8.2.1 通用配置寄存器
      2. 8.2.2 PLL1 配置寄存器
      3. 8.2.3 PLL2 配置寄存器
      4. 8.2.4 PLL3 配置寄存器
      5. 8.2.5 PLL4 配置寄存器
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
        1. 9.2.2.1 扩频时钟 (SSC)
        2. 9.2.2.2 PLL 频率规划
        3. 9.2.2.3 晶体振荡器启动
        4. 9.2.2.4 通过晶体振荡器上拉下拉进行频率调节
        5. 9.2.2.5 未使用的输入和输出
        6. 9.2.2.6 在 XO 和 VCXO 模式之间切换
      3. 9.2.3 应用性能曲线图
    3. 9.3 电源相关建议
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.7 电气特性

在建议的工作结温范围内测得（除非另有说明）
参数 测试条件 最小值 典型值(1) 最大值 单位
总体参数
IDD 电源电流（请参阅图 5-2） 所有输出均关闭、fCLK = 27MHz、fVCO = 135MHz 所有 PLL 均打开 38 mA
按照 PLL 9
IDD(OUT) 电源电流（请参阅图 5-3） 无负载、所有输出打开，fout = 27MHz，
VDDOUT = 3.3V		 4 mA
IDD(PD) 关断电流。除 SDA/SCL 以外的每个电路均断电。 fIN = 0MHz，VDD = 1.9V 50 μA
V(PUC) 给控制电路加电的电源电压 VDD 阈值 0.85 1.45 V
fVCO PLL 的 VCO 频率范围 80 230 MHz
fOUT LVCMOS 输出频率 230 MHz
LVCMOS 参数
VIK LVCMOS 输入电压 VDD = 1.7V；II = –18mA -1.2 V
II LVCMOS 输入电流 VI = 0V 或 VDD；VDD = 1.9V ±5 μA
IIH S0/S1/S2 的 LVCMOS 输入电流 VI = VDD；VDD = 1.9V 5 μA
IIL S0/S1/S2 的 LVCMOS 输入电流 VI = 0V；VDD = 1.9V -4 μA
CI Xin/Clk 处的输入电容 VICLK = 0V 或r VDD 6 pF
Xout 处的输入电容 VIXout = 0V 或or VDD 2
S0/S1/S2 处的输入电容 VIS = 0V 或 VDD 3
VDDOUT = 3.3V – MODE 的 LVCMOS 参数
VOH LVCMOS 高电平输出电压 VDDOUT = 3V，IOH = –0.1mA 2.9 V
VDDOUT = 3V，IOH = –8mA 2.4
VDDOUT = 3V，IOH = –12mA 2.2
VOL LVCMOS 低电平输出电压 VDDOUT = 3V，IOL = 0.1mA 0.1 V
VDDOUT = 3V，IOL = 8mA 0.5
VDDOUT = 3V，IOL = 12mA 0.8
tPLH、tPHL 传播延迟 PLL 旁路 3.2 ns
tr/tf 上升和下降时间 VDDOUT = 3.3V (20%–80%) 0.6 ns
tjit(cc) 周期间抖动(2)(3) 1 个 PLL 开关，Y2 至 Y3 60 90 ps
4 个 PLL 开关，Y2 至 Y9 120 170
tjit(per) 峰值间周期抖动(2)(3) 1 个 PLL 开关，Y2 至 Y3 70 100 ps
4 个 PLL 开关，Y2 至 Y9 130 180
tsk(o) 输出偏斜(4) fOUT = 50MHz；Y1 至 Y3 60 ps
fOUT = 50MHz；Y2 至 Y5 或 Y6 至 Y9 160
odc 输出占空比(5) fVCO = 100MHz；Pdiv = 1 45 55 %
VDDOUT = 2.5V – MODE 的 LVCMOS 参数
VOH LVCMOS 高电平输出电压 VDDOUT = 2.3V，IOH = –0.1mA 2.2 V
VDDOUT = 2.3V，IOH = –6mA 1.7
VDDOUT = 2.3V，IOH = –10mA 1.6
VOL LVCMOS 低电平输出电压 VDDOUT = 2.3V，IOL = 0.1mA 0.1 V
VDDOUT = 2.3V，IOL = 6mA 0.5
VDDOUT = 2.3V，IOL = 10mA 0.7
tPLH、tPHL 传播延迟 PLL 旁路 3.4 ns
tr/tf 上升和下降时间 VDDOUT = 2.5V (20%–80%) 0.8 ns
tjit(cc) 周期间抖动(2)(3) 1 个 PLL 开关，Y2 至 Y3 60 90 ps
4 个 PLL 开关，Y2 至 Y9 120 170
tjit(per) 峰值间周期抖动(2)(3) 1 个 PLL 开关，Y2 至 Y3 70 100 ps
4 个 PLL 开关，Y2 至 Y9 130 180
tsk(o) 输出偏斜(4) fOUT = 50MHz；Y1 至 Y3 60 ps
fOUT = 50MHz；Y2 至 Y5 或 Y6 至 Y9 160
odc 输出占空比(5) fVCO = 100MHz；Pdiv = 1 45 55 %
SDA/SCL 参数
VIK SCL 和 SDA 输入钳位电压 VDD = 1.7V；II = –18mA -1.2 V
IIH SCL 和 SDA 输入电流 VI = VDD；VDD = 1.9V ±10 μA
VIH SDA/SCL 输入高压(6) 0.7VDD V
VIL SDA/SCL 输入低压(6) 0.3VDD V
VOL SDA 低电平输出电压 IOL = 3mA，VDD = 1.7V 0.2VDD V
CI SCL/SDA 输入电容 VI = 0V 或 VDD 3 10 pF
(1) 所有典型值均在各自的额定 VDD 下取得。
(2) 10000 个周期。
(3) 抖动取决于器件配置。数据在以下条件下取得：1 个 PLL：FIN = 27MHz、Y2/3 = 27MHz、（在 Y2 处测量），4 个 PLL：FIN = 27MHz、Y2/3 = 27MHz、（在 Y2 处测量），Y4/5 = 16.384MHz、Y6/7 = 74.25MHz、Y8/9 = 48MHz。
(4) tsk(o) 规格仅在各输出组负载相同且源自同一个分频器时有效；在上升沿 (tr) 采样数据。
(5) odc 取决于输出上升和下降时间 (tr/tf)。
(6) SDA 和 SCL 可耐受 3.3V。