ZHCSYD0A February   2010  – May 2025 CDCE949-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  热阻特性
    4. 5.4  建议运行条件
    5. 5.5  建议的晶体/VCXO 规格
    6. 5.6  EEPROM 规格
    7. 5.7  电气特性
    8. 5.8  时序要求
      1. 5.8.1 CLK_IN 时序要求
      2. 5.8.2 SDA/SCL 时序要求
    9. 5.9  时序图
      1. 5.9.1 针对 SDA/SCL 串行控制接口的时序图
    10. 5.10 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 控制终端配置
      2. 7.3.2 默认器件设置
      3. 7.3.3 SDA/SCL 串行接口
      4. 7.3.4 数据协议
      5. 7.3.5 PLL 倍频器/分频器定义
    4. 7.4 器件功能模式
      1. 7.4.1 SDA/SCL 硬件接口
    5. 7.5 编程
      1. 7.5.1 一般编程序列
      2. 7.5.2 字节写入编程序列
      3. 7.5.3 字节读取编程序列
      4. 7.5.4 块写入编程序列
      5. 7.5.5 块读取编程序列
  9. 8 寄存器映射
    1. 8.1 SDA 和 SCL 寄存器
    2. 8.2 配置寄存器
      1. 8.2.1 通用配置寄存器
      2. 8.2.2 PLL1 配置寄存器
      3. 8.2.3 PLL2 配置寄存器
      4. 8.2.4 PLL3 配置寄存器
      5. 8.2.5 PLL4 配置寄存器
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
        1. 9.2.2.1 扩频时钟 (SSC)
        2. 9.2.2.2 PLL 频率规划
        3. 9.2.2.3 晶体振荡器启动
        4. 9.2.2.4 通过晶体振荡器上拉下拉进行频率调节
        5. 9.2.2.5 未使用的输入和输出
        6. 9.2.2.6 在 XO 和 VCXO 模式之间切换
      3. 9.2.3 应用性能曲线图
    3. 9.3 电源相关建议
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.4.1 SDA/SCL 硬件接口

图 7-3 展示了 CDCE949-Q1 时钟合成器如何连接到 SDA/SCL 串行接口总线。可以将多个器件连接到总线，但如果这么做，速度可能会降低（最大值为 400kHz）。

请注意，上拉电阻器值 (RP) 取决于电源电压、总线电容和连接器件数量。建议的上拉电阻值为 4.7kΩ。对于输出级，上拉电阻值必须满足 VOLmax = 0.4V 时最小灌电流为 3mA（更多详细信息，请参阅 SMBus 或 I2C 总线规范）。

CDCE949-Q1 SDA/SCL 硬件接口图 7-3 SDA/SCL 硬件接口