ZHCSYD0A February   2010  – May 2025 CDCE949-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  热阻特性
    4. 5.4  建议运行条件
    5. 5.5  建议的晶体/VCXO 规格
    6. 5.6  EEPROM 规格
    7. 5.7  电气特性
    8. 5.8  时序要求
      1. 5.8.1 CLK_IN 时序要求
      2. 5.8.2 SDA/SCL 时序要求
    9. 5.9  时序图
      1. 5.9.1 针对 SDA/SCL 串行控制接口的时序图
    10. 5.10 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 控制终端配置
      2. 7.3.2 默认器件设置
      3. 7.3.3 SDA/SCL 串行接口
      4. 7.3.4 数据协议
      5. 7.3.5 PLL 倍频器/分频器定义
    4. 7.4 器件功能模式
      1. 7.4.1 SDA/SCL 硬件接口
    5. 7.5 编程
      1. 7.5.1 一般编程序列
      2. 7.5.2 字节写入编程序列
      3. 7.5.3 字节读取编程序列
      4. 7.5.4 块写入编程序列
      5. 7.5.5 块读取编程序列
  9. 8 寄存器映射
    1. 8.1 SDA 和 SCL 寄存器
    2. 8.2 配置寄存器
      1. 8.2.1 通用配置寄存器
      2. 8.2.2 PLL1 配置寄存器
      3. 8.2.3 PLL2 配置寄存器
      4. 8.2.4 PLL3 配置寄存器
      5. 8.2.5 PLL4 配置寄存器
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
        1. 9.2.2.1 扩频时钟 (SSC)
        2. 9.2.2.2 PLL 频率规划
        3. 9.2.2.3 晶体振荡器启动
        4. 9.2.2.4 通过晶体振荡器上拉下拉进行频率调节
        5. 9.2.2.5 未使用的输入和输出
        6. 9.2.2.6 在 XO 和 VCXO 模式之间切换
      3. 9.2.3 应用性能曲线图
    3. 9.3 电源相关建议
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.3.1 控制终端配置

CDCE949 具有三个用户可定义的控制终端（S0、S1 和 S2），允许从外部控制器件设置。可对终端进行编程来执行下列任一功能：

  • 扩频时钟选择：扩频类型和展频量选择
  • 频率选择：在用户定义的两个频率之间切换
  • 输出状态选择：输出配置和断电控制

用户最多可以预定义八种不同的控制设置。表 7-1 和 表 7-2 介绍了这些设置。

表 7-1 控制终端端子定义
外部控制位 PLL1 设置 PLL2 设置 PLL3 设置 PLL4 设置 Y1 设置
控制功能 PLL 频率选择 SSC 选择 输出 Y2/Y3 选择 PLL 频率选择 SSC 选择 输出 Y4/Y5 选择 PLL 频率选择 SSC 选择 输出 Y6/Y7 选择 PLL 频率选择 SSC 选择 输出 Y8/Y9 选择 输出 Y1 和断电选择
表 7-2 PLLx 设置（可以为每个 PLL 单独选择）(1)
SSC 选择（中心/向下）
SSCx [ 3位] 中间 向下计数
0 0 0 0%（关闭） 0%（关闭）
0 0 1 ±0.25% -0.25%
0 1 0 ±0.5% -0.5%
0 1 1 ±0.75% -0.75%
1 0 0 ±1.0% -1.0%
1 0 1 ±1.25% -1.25%
1 1 0 ±1.5% -1.5%
1 1 1 ±2.0% -2.0%
频率选择(2)
FSx 功能
0 Frequency0
1 Frequency1
输出选择(3)（Y2...Y9）
YxYx 功能
0 State0
1 State1
(1) 中心/向下扩频、Frequency0/1 和 State0/1 可由用户在 PLLx 配置寄存器中定义；
(2) Frequency0 和 Frequency1 可以是指定 fVCO 范围内的任何频率。
(3) State0/1 选择对相应 PLL 模块的两个输出都有效，可以是断电、三态、低电平或有效
表 7-3 Y1 设置(1)
Y1 选择
Y1功能
0状态 0
1状态 1
(1) State0 和 State1 可由用户在通用配置寄存器中定义，可以是断电、三态、低电平或有效。

CDCE949 的 S1/SDA 和 S2/SCL 引脚是双功能引脚。在默认配置中，这些引脚定义为串行接口的 SDA/SCL。通过设置 EEPROM 中的相应位，可以将这些引脚编程为控制引脚 (S1/S2)。请注意，对控制寄存器（字节 02 位 [6]）的更改在写入 EEPROM 后才会生效。

一旦引脚被设置为控制引脚，串行编程接口就不再可用。但是，如果 VDDOUT 被强制接地，则两个控制引脚 S1 和 S2 将暂时充当串行编程引脚 (SDA/SCL)。

S0 不是多用途引脚，只能用作控制引脚。