ZHCSYD0A February   2010  – May 2025 CDCE949-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  热阻特性
    4. 5.4  建议运行条件
    5. 5.5  建议的晶体/VCXO 规格
    6. 5.6  EEPROM 规格
    7. 5.7  电气特性
    8. 5.8  时序要求
      1. 5.8.1 CLK_IN 时序要求
      2. 5.8.2 SDA/SCL 时序要求
    9. 5.9  时序图
      1. 5.9.1 针对 SDA/SCL 串行控制接口的时序图
    10. 5.10 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 控制终端配置
      2. 7.3.2 默认器件设置
      3. 7.3.3 SDA/SCL 串行接口
      4. 7.3.4 数据协议
      5. 7.3.5 PLL 倍频器/分频器定义
    4. 7.4 器件功能模式
      1. 7.4.1 SDA/SCL 硬件接口
    5. 7.5 编程
      1. 7.5.1 一般编程序列
      2. 7.5.2 字节写入编程序列
      3. 7.5.3 字节读取编程序列
      4. 7.5.4 块写入编程序列
      5. 7.5.5 块读取编程序列
  9. 8 寄存器映射
    1. 8.1 SDA 和 SCL 寄存器
    2. 8.2 配置寄存器
      1. 8.2.1 通用配置寄存器
      2. 8.2.2 PLL1 配置寄存器
      3. 8.2.3 PLL2 配置寄存器
      4. 8.2.4 PLL3 配置寄存器
      5. 8.2.5 PLL4 配置寄存器
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
        1. 9.2.2.1 扩频时钟 (SSC)
        2. 9.2.2.2 PLL 频率规划
        3. 9.2.2.3 晶体振荡器启动
        4. 9.2.2.4 通过晶体振荡器上拉下拉进行频率调节
        5. 9.2.2.5 未使用的输入和输出
        6. 9.2.2.6 在 XO 和 VCXO 模式之间切换
      3. 9.2.3 应用性能曲线图
    3. 9.3 电源相关建议
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

8.2.3 PLL2 配置寄存器

表 8-5 PLL2 配置寄存器
偏移(1) 位(2) 首字母缩写词 默认值(3) 说明
20h 7:5 SSC2_7 [2:0] 000b SSC2：PLL2 SSC 选择（调制量）(4)
4:2 SSC2_6 [2:0] 000b 向下
000（关）
001 – 0.25%
010 – 0.5%
011 – 0.75%
100 – 1.0%
101 – 1.25%
110 – 1.5%
111 – 2.0%		 中心
000（关）
001 ± 0.25%
010 ± 0.5%
011 ± 0.75%
100 ± 1.0%
101 ± 1.25%
110 ± 1.5%
111 ± 2.0%
1:0 SSC2_5 [2:1] 000b
21h 7 SSC2_5 [0]
6:4 SSC2_4 [2:0] 000b
3:1 SSC2_3 [2:0] 000b
0 SSC2_2 [2] 000b
22h 7:6 SSC2_2 [1:0]
5:3 SSC2_1 [2:0] 000b
2:0 SSC2_0 [2:0] 000b
23h 7 FS2_7 0b FS2_x：PLL2 频率选择(4)
6 FS2_6 0b 0 – fVCO2_0（由 PLL2_0 - 倍频器/分频器值预定义）
1 – fVCO2_1（由 PLL2_1 倍频器/分频器值预定义）
5 FS2_5 0b
4 FS2_4 0b
3 FS2_3 0b
2 FS2_2 0b
1 FS2_1 0b
0 FS2_0 0b
24h 7 MUX2 1b PLL2 多路复用器： 0 – PLL2
1 – PLL2 旁路（PLL2 处于断电状态）
6 M4 1b 输出 Y4 多路复用器： 0 – Pdiv2
1 – Pdiv4
5:4 M5 10b 输出 Y5 多路复用器： 00 – Pdiv2 分频器
01 – Pdiv4 分频器
10 – Pdiv5 分频器
11 – 保留
3:2 Y4Y5_ST1 11b Y4、Y5-State0/1 定义： 00 – Y4/Y5 禁用且输出处于三态（PLL2 断电）
01 – Y4/Y5 禁用且输出处于三态（PLL2 打开）
10 – Y4/Y5 禁用并输出低电平（PLL2 打开）
11 – Y4/Y5 启用（正常运行、PLL2 打开）
1:0 Y4Y5_ST0 01b
25h 7 Y4Y5_7 0b Y4Y5_x 输出状态选择(4)
6 Y4Y5_6 0b 0 – state0（由 Y4Y5_ST0 预定义）
1 – state1（由 Y4Y5_ST1 预定义）
5 Y4Y5_5 0b
4 Y4Y5_4 0b
3 Y4Y5_3 0b
2 Y4Y5_2 0b
1 Y4Y5_1 1b
0 Y4Y5_0 0b
26h 7 SSC2DC 0b PLL2 SSC 向下/中心选择 0 – 向下
1 – 中心
6:0 Pdiv4 01h 7 位 Y4 输出分频器 Pdiv4： 0 – 复位和待机
1 至 127 – 分频器值
27h 7 — 0b 保留 - 请勿写入 0 以外的数字
6:0 Pdiv5 01h 7 位 Y5 输出分频器 Pdiv5： 0 – 复位和待机
1 至 127 – 分频器值
28h 7:0 PLL2_0N [11:4 004h PLL2_0：频率 fVCO2_0 的 30 位倍频器/分频器值
（更多信息请参阅 PLL 倍频器/分频器定义段落）
29h 7:4 PLL2_0N [3:0]
3:0 PLL2_0R [8:5] 000h
2Ah 7:3 PLL2_0R[4:0]
2:0 PLL2_0Q [5:3] 10h
2Bh 7:5 PLL2_0Q [2:0]
4:2 PLL2_0P [2:0] 010b
1:0 VCO2_0_RANGE 00b fVCO2_0 范围选择： 00 – fVCO2_0 < 125MHz
01 – 125MHz ≤ fVCO2_0 < 150MHz
10 – 150MHz ≤ fVCO2_0 < 175MHz
11 – fVCO2_0 ≥ 175MHz
2Ch 7:0 PLL2_1N [11:4] 004h PLL2_1：频率 fVCO1_1 的 30 位倍频器/分频器值
（更多信息请参阅 PLL 倍频器/分频器定义段落）
2Dh 7:4 PLL2_1N [3:0]
3:0 PLL2_1R [8:5] 000h
2Eh 7:3 PLL2_1R[4:0]
2:0 PLL2_1Q [5:3] 10h
2Fh 7:5 PLL2_1Q [2:0]
4:2 PLL2_1P [2:0] 010b
1:0 VCO2_1_RANGE 00b fVCO2_1 范围选择： 00 – fVCO2_1 < 125MHz
01 – 125MHz ≤ fVCO2_1 < 150MHz
10 – 150MHz ≤ fVCO2_1 < 175MHz
11 – fVCO2_1 ≥ 175MHz
(1) 写入 50h 以上的数据会对器件功能产生不利影响。
(2) 所有数据传输均遵循 MSB 优先原则。
(3) 除非使用自定义设置
(4) 用户最多可以预定义八种不同的控制设置。在器件正常运期间，这些设置可通过外部控制引脚 S0、S1 和 S2 进行选择。