3 说明

CDCE949-Q1 是基于 PLL 的低成本、高性能、模块化可编程时钟合成器、倍频器和分频器。该器件可从单个输入频率中生成多达 9 个输出时钟。借助最多四个独立的可配置 PLL，可在系统内针对任何时钟频率（最高可达 230MHz）对每个输出进行编程。

CDCE949-Q1 具有单独的输出电源引脚 V_DDOUT，可提供 2.5V 至 3.3V 电压。

该输入接受一个外部晶体或 LVCMOS 时钟信号。如果使用了外部晶振，对于大多数应用来说，一个片载负载电容器就足够用了。负载电容器的值可在 0pF 至 20pF 的范围内进行编程。此外，还可以选择片上 VCXO，从而使输出频率与外部控制信号（即 PWM 信号）同步。

深 M/N 分频比允许从基准输入频率（例如 27MHz）生成 0ppm 音频/视频、网络（WLAN、BlueTooth™、以太网、GPS）或接口（USB、IEEE1394、Memory Stick）时钟。

所有 PLL 均支持 SSC（展频时钟）。SSC 可以是中心展频或向下展频时钟。这是一种降低电磁干扰 (EMI) 的常用技术。

根据 PLL 频率和分频器设置，自动调整内部环路滤波器元件以实现高稳定性，并优化每个 PLL 的抖动传输特性。

该器件支持使用非易失性 EEPROM 进行编程，从而轻松自定义，满足应用需要。CDCE949-Q1 预设为出厂默认配置（请参阅默认器件配置一节）。该器件可以在 PCB 组装之前重新编程为不同的应用配置，或者通过系统内编程进行重新编程。所有器件设置均可通过 SDA/SCL 总线（一种二线制串行接口）进行编程。

三个可编程控制输入 S0、S1 和 S2 可用于控制操作的各个方面，包括频率选择、更改 SSC 参数以降低 EMI、PLL 旁路、断电，以及在低电平或三态之间进行选择以实现输出禁用功能。

CDCE949-Q1 在 1.8V 环境中运行。该器件的工作温度范围为 –40°C 至 125°C。

表 3-1 封装信息

器件	封装⁽¹⁾	封装尺寸⁽²⁾
CDCE949-Q1	PW（TSSOP，24）	7.8mm × 6.4mm

(1) 有关更多信息，请参阅节 12。

(2) 封装尺寸（长 × 宽）为标称值，并包括引脚（如适用）。