ZHCSR35A November   2019  – August 2020 BQ79600-Q1

PRODUCTION DATA  

  1. 1 特性
  2. 2 应用
  3. 3 说明
  4. 4 Revision History
  5. 5 Pin Configuration and Functions
    1.     Pin Functions
  6. 6 规格
    1. 6.1 Absolute Maximum Ratings
    2. 6.2 ESD Ratings
    3. 6.3 Recommended Operating Conditions
    4. 6.4 Thermal Information
    5. 6.5 Electrical Characteristics
    6. 6.6 Timing Requirements
    7. 6.7 Typical Characteristics
  7. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagram
    3. 7.3 Feature Description
      1. 7.3.1 Functional Modes and Power Supply
        1. 7.3.1.1 Power Mode
        2. 7.3.1.2 Pings
        3. 7.3.1.3 SPI/UART 选择
        4. 7.3.1.4 Digital Reset
        5. 7.3.1.5 Power Mode in BMS System
        6. 7.3.1.6 Power Supply
        7. 7.3.1.7 Shutdown
      2. 7.3.2 Communication
        1. 7.3.2.1 Data Communication Protocol
          1. 7.3.2.1.1 Frame Layer
            1. 7.3.2.1.1.1 Calculating Frame CRC Value
            2. 7.3.2.1.1.2 Verifying Frame CRC
          2. 7.3.2.1.2 Physical Layer
            1. 7.3.2.1.2.1 UART
              1. 7.3.2.1.2.1.1 TX HOLD OFF
              2. 7.3.2.1.2.1.2 UART COMM CLEAR
            2. 7.3.2.1.2.2 SPI
              1. 7.3.2.1.2.2.1 SPI_RDY 和 SPI FIFO
              2. 7.3.2.1.2.2.2 Flow to Read/Write BQ79600-Q1
              3. 7.3.2.1.2.2.3 SPI COMM CLEAR
            3. 7.3.2.1.2.3 Daisy Chain
        2. 7.3.2.2 Tone Communication Protocol
        3. 7.3.2.3 Device Auto Addressing / Ring Communication
          1. 7.3.2.3.1 Auto-Addressing
          2. 7.3.2.3.2 Ring Communication (optional)
        4. 7.3.2.4 Communication Timeout
        5. 7.3.2.5 Communication Debug Mode
      3. 7.3.3 Fault Handling
        1. 7.3.3.1 Fault Status Hierarchy/Reset/Mask
          1. 7.3.3.1.1 Fault Status Hierarchy
          2. 7.3.3.1.2 Fault Reset and Mask
        2. 7.3.3.2 Fault Interface
          1. 7.3.3.2.1 NFAULT
          2. 7.3.3.2.2 Daisy Chain (COMH and COML)
            1. 7.3.3.2.2.1 Fault Transmitting when BQ79600-Q1 in ACTIVE
            2. 7.3.3.2.2.2 Fault Transmitting when BQ79600-Q1 in SLEEP
            3. 7.3.3.2.2.3 Fault Transmitting (Automatic Host Wakeup/Reverse Wakeup) when BQ79600-Q1 in SHUTDOWN
      4. 7.3.4 INH/ Reverse Wakeup
      5. 7.3.5 Sniff Detector
      6. 7.3.6 Device Diagnostic
        1. 7.3.6.1 Power Supplies Check
          1. 7.3.6.1.1 Power Supply Diagnostic Check
          2. 7.3.6.1.2 Power Supply BIST
        2. 7.3.6.2 Thermal Shutdown
        3. 7.3.6.3 Oscillators Watchdog
        4. 7.3.6.4 Register Bit Flip Monitor
        5. 7.3.6.5 SPI FIFO 诊断
    4. 7.4 Device Functional Modes
    5. 7.5 Register Maps
      1. 7.5.1  Register Summary Table
      2. 7.5.2  Register: DIR0_ADDR
      3. 7.5.3  Register: DIR1_ADDR
      4. 7.5.4  Register: CONTROL1
      5. 7.5.5  Register: CONTROL2
      6. 7.5.6  Register: DIAG_CTRL
      7. 7.5.7  Register: DEV_CONF1
      8. 7.5.8  Register: DEV_CONF2
      9. 7.5.9  Register: TX_HOLD_OFF
      10. 7.5.10 Register: SLP_TIMEOUT
      11. 7.5.11 Register: COMM_TIMEOUT
      12. 7.5.12 Register: SPI_FIFO_UNLOCK
      13. 7.5.13 Register: FAULT_MSK
      14. 7.5.14 Register: FAULT_RST
      15. 7.5.15 Register: FAULT_SUMMARY
      16. 7.5.16 Register: FAULT_REG
      17. 7.5.17 Register: FAULT_SYS
      18. 7.5.18 Register: FAULT_PWR
      19. 7.5.19 Register: FAULT_COMM1
      20. 7.5.20 Register: FAULT_COMM2
      21. 7.5.21 Register: DEV_DIAG_STAT
      22. 7.5.22 Register: PARTID
      23. 7.5.23 Register: DIE_ID1
      24. 7.5.24 Register: DIE_ID2
      25. 7.5.25 Register: DIE_ID3
      26. 7.5.26 Register: DIE_ID4
      27. 7.5.27 Register: DIE_ID5
      28. 7.5.28 Register: DIE_ID6
      29. 7.5.29 Register: DIE_ID7
      30. 7.5.30 Register: DIE_ID8
      31. 7.5.31 Register: DIE_ID9
      32. 7.5.32 Register: DEBUG_CTRL_UNLOCK
      33. 7.5.33 Register: DEBUG_COMM_CTRL
      34. 7.5.34 Register: DEBUG_COMM_STAT
      35. 7.5.35 Register: DEBUG_SPI_PHY
      36. 7.5.36 Register: DEBUG_SPI_FRAME
      37. 7.5.37 Register: DEBUG_UART_FRAME
      38. 7.5.38 Register: DEBUG_COMH_PHY
      39. 7.5.39 Register: DEBUG_COMH_FRAME
      40. 7.5.40 Register: DEBUG_COML_PHY
      41. 7.5.41 Register: DEBUG_COML_FRAME
  8. 8 Application and Implementation
    1. 8.1 Application Information
    2. 8.2 Typical Applications
      1. 8.2.1 Bridge With Reverse Wakeup in UART
        1. 8.2.1.1 Design Requirements
        2. 8.2.1.2 Detailed Design Procedure
          1. 8.2.1.2.1 MCU Interface (UART, NFAULT)
          2. 8.2.1.2.2 Daisy Chain Interface
          3. 8.2.1.2.3 INH Connection
        3. 8.2.1.3 Application Performance Plot
      2. 8.2.2 Bridge Without Reverse Wakeup in SPI
        1. 8.2.2.1 Design Requirements
        2. 8.2.2.2 Detailed Design Procedure
          1. 8.2.2.2.1 MCU Interface (SPI, SPI_RDY, NFAULT)
          2. 8.2.2.2.2 Daisy Chain Interface
        3. 8.2.2.3 Application Performance Plot
  9. 9 Power Supply Recommendations
  10. 10Layout
    1. 10.1 Layout Guidelines
      1. 10.1.1 Ground Planes
      2. 10.1.2 Bypass Capacitors for Power Supplies
      3. 10.1.3 UART/SPI communication
      4. 10.1.4 Daisy Chain Communication
    2. 10.2 Layout Example
  11. 11Device and Documentation Support
    1. 11.1 Device Support
    2. 11.2 第三方产品免责声明
    3. 11.3 接收文档更新通知
    4. 11.4 支持资源
    5. 11.5 Trademarks
    6. 11.6 静电放电警告
    7. 11.7 术语表
  12. 12Mechanical, Packaging, and Orderable Information

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息
7.3.2.1.2.2.1 SPI_RDY 和 SPI FIFO

SPI_RDY 是一个输出信号，指示主机数据已准备好进行通信。SPI FIFO 图 7-15 是器件中用于临时存储传入/传出数据的缓冲器。需要它们的原因如下：

  • 菊花链波特率默认约为 1Mbps，一旦主机请求大量数据，例如 400 字节，器件的菊花链接收器会尝试将其发送回主机，但由于器件不具有 SCLK，无法控制何时读取数据。因此，当主机未读取数据时，器件需要将传入的数据存储在 TX FIFO 中。即使主机正在读取数据，仍需要 FIFO 来处理 SPI 和菊花链之间的波特率差异。
  • 由于 TX FIFO 的深度有限，因此需要 SPI_RDY。如果主机请求的数据超过 256 字节，而主机未及时为器件提供服务（读出数据），则会发生数据溢出。SPI_RDY 指示主机已准备好读取或写入一定数量的数据，例如，如果主机请求 129 字节，SPI_RDY 第一次会标记 128 字节就绪，第二次标记 1 个字节就绪。有关详细信息，请参阅 表 7-5。

GUID-167B5195-2CF3-4B79-841E-677A5F0C3ED8-low.gif图 7-15 SPI FIFO 简化图

TX FIFO 包含两个 128 字节缓冲器（一起用作乒乓缓冲器）。

  1. Ping 缓冲器填满时，Pong 缓冲器应为空，以便存储传入的数据。
  2. 填写 Pong 缓冲器时，正在读取 Ping 缓冲器。一旦被读取，缓冲器中的每个字节被复位为 0xFF。在 Pong 缓冲器填满之前，Ping 缓冲器应为空（读出）。
  3. Pong 缓冲器填满后，Ping 缓冲器会接替上来。
  4. 器件执行此循环（步骤 1 至 3），直到接收到所有响应数据。
  5. 主机必须以足够快的速度读取 TX FIFO，以便在 Pong (Ping) 缓冲器写满之前读取 Ping (Pong) 缓冲器并准备好存储来自菊花链的数据。

表 7-5 SPI_RDY 行为总结
案例编号高 -> 低低 -> 高
ab
主机写入1当 RX FIFO >= 16 字节时，在 2μs 内。当 RX FIFO < 8 个字节时，在 a1 事件后 2μs 内。
主机读取2在器件接收到读取命令帧的第 1 个字节后 5μs 内。Ping (pong) 缓冲器填满后 1us 内。
3正在读取的 TX 缓冲器变为空（在向外传输缓冲器中最后一个字节的最后一位之前）
注意：一旦变为低电平，SPI_RDY 无论如何都会保持低电平 2μs。		发生 TX FIFO 超时
注意：当 SPI_RDY 为高电平时（主机正在读取 TX FIFO 时），可能会发生 TX FIFO 超时。在这种情况下，在事件 a3 之后，SPI_RDY 会保持低电平大约 2μs，然后恢复为高电平。

注：

  • SPI_RDY 仅设置标志，不控制数据流入或流出设备。
  • 一旦进入设备读取模式，设备将拒绝来自主机的 COMM CLEAR 以外的任何数据，a1 和 b1 不再适用。
  • TX FIFO 超时：SPI 模块从菊花链或 BQ79600-Q1 本地接收到一个字节的数据后，计时器启动；如果 30μs 内没有收到数据，则该计时器超时。