ZHCSRW1A february   2023  – august 2023 AM69 , AM69A

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 Revision History
  6. 5 Device Comparison
  7. 6 Terminal Configuration and Functions
    1. 6.1 Pin Diagrams
    2. 6.2 Pin Attributes
      1.      11
      2.      12
    3. 6.3 Signal Descriptions
      1.      14
      2. 6.3.1  ADC
        1. 6.3.1.1 MCU Domain
          1.        17
          2.        18
          3.        19
      3. 6.3.2  DDRSS
        1. 6.3.2.1 MAIN Domain
          1.        22
          2.        23
          3.        24
          4.        25
      4. 6.3.3  GPIO
        1. 6.3.3.1 MAIN Domain
          1.        28
        2. 6.3.3.2 WKUP Domain
          1.        30
      5. 6.3.4  I2C
        1. 6.3.4.1 MAIN Domain
          1.        33
          2.        34
          3.        35
          4.        36
          5.        37
          6.        38
          7.        39
        2. 6.3.4.2 MCU Domain
          1.        41
          2.        42
        3. 6.3.4.3 WKUP Domain
          1.        44
      6. 6.3.5  I3C
        1. 6.3.5.1 MCU Domain
          1.        47
      7. 6.3.6  MCAN
        1. 6.3.6.1 MAIN Domain
          1.        50
          2.        51
          3.        52
          4.        53
          5.        54
          6.        55
          7.        56
          8.        57
          9.        58
          10.        59
          11.        60
          12.        61
          13.        62
          14.        63
          15.        64
          16.        65
          17.        66
          18.        67
        2. 6.3.6.2 MCU Domain
          1.        69
          2.        70
      8. 6.3.7  MCSPI
        1. 6.3.7.1 MAIN Domain
          1.        73
          2.        74
          3.        75
          4.        76
          5.        77
          6.        78
          7.        79
        2. 6.3.7.2 MCU Domain
          1.        81
          2.        82
      9. 6.3.8  UART
        1. 6.3.8.1 MAIN Domain
          1.        85
          2.        86
          3.        87
          4.        88
          5.        89
          6.        90
          7.        91
          8.        92
          9.        93
          10.        94
        2. 6.3.8.2 MCU Domain
          1.        96
        3. 6.3.8.3 WKUP Domain
          1.        98
      10. 6.3.9  MDIO
        1. 6.3.9.1 MAIN Domain
          1.        101
          2.        102
        2. 6.3.9.2 MCU Domain
          1.        104
      11. 6.3.10 UFS
        1. 6.3.10.1 MAIN Domain
          1.        107
      12. 6.3.11 CPSW2G
        1. 6.3.11.1 MAIN Domain
          1.        110
        2. 6.3.11.2 MCU Domain
          1.        112
      13. 6.3.12 SGMII
        1. 6.3.12.1 MAIN Domain
          1.        115
      14. 6.3.13 ECAP
        1. 6.3.13.1 MAIN Domain
          1.        118
          2.        119
          3.        120
      15. 6.3.14 EQEP
        1. 6.3.14.1 MAIN Domain
          1.        123
          2.        124
          3.        125
      16. 6.3.15 EPWM
        1. 6.3.15.1 MAIN Domain
          1.        128
          2.        129
          3.        130
          4.        131
          5.        132
          6.        133
          7.        134
      17. 6.3.16 USB
        1. 6.3.16.1 MAIN Domain
          1.        137
      18. 6.3.17 Display Port
        1. 6.3.17.1 MAIN Domain
          1.        140
      19. 6.3.18 Hyperlink
        1. 6.3.18.1 MAIN Domain
          1.        143
          2.        144
          3.        145
      20. 6.3.19 PCIE
        1. 6.3.19.1 MAIN Domain
          1.        148
      21. 6.3.20 SERDES
        1. 6.3.20.1 MAIN Domain
          1.        151
          2.        152
          3.        153
          4.        154
      22. 6.3.21 DSI
        1. 6.3.21.1 MAIN Domain
          1.        157
          2.        158
      23. 6.3.22 CSI
        1. 6.3.22.1 MAIN Domain
          1.        161
          2.        162
          3.        163
      24. 6.3.23 MCASP
        1. 6.3.23.1 MAIN Domain
          1.        166
          2.        167
          3.        168
          4.        169
          5.        170
      25. 6.3.24 DMTIMER
        1. 6.3.24.1 MAIN Domain
          1.        173
        2. 6.3.24.2 MCU Domain
          1.        175
      26. 6.3.25 CPTS
        1. 6.3.25.1 MAIN Domain
          1.        178
        2. 6.3.25.2 MCU Domain
          1.        180
      27. 6.3.26 DSS
        1. 6.3.26.1 MAIN Domain
          1.        183
      28. 6.3.27 GPMC
        1. 6.3.27.1 MAIN Domain
          1.        186
      29. 6.3.28 MMC
        1. 6.3.28.1 MAIN Domain
          1.        189
          2.        190
      30. 6.3.29 OSPI
        1. 6.3.29.1 MCU Domain
          1.        193
          2.        194
      31. 6.3.30 Hyperbus
        1. 6.3.30.1 MCU Domain
          1.        197
      32. 6.3.31 Emulation and Debug
        1. 6.3.31.1 MAIN Domain
          1.        200
          2.        201
      33. 6.3.32 System and Miscellaneous
        1. 6.3.32.1 Boot Mode configuration
          1.        204
        2. 6.3.32.2 Clock
          1.        206
          2.        207
        3. 6.3.32.3 System
          1.        209
          2.        210
        4. 6.3.32.4 EFUSE
          1.        212
        5. 6.3.32.5 VMON
          1.        214
      34. 6.3.33 Power
        1.       216
    4. 6.4 Pin Connectivity Requirements
  8. 7 Specifications
    1. 7.1  Absolute Maximum Ratings
    2. 7.2  ESD Ratings
    3. 7.3  Power-On-Hour (POH) Limits
    4. 7.4  Recommended Operating Conditions
    5. 7.5  运行性能点
    6. 7.6  Electrical Characteristics
      1. 7.6.1  I2C, Open-Drain, Fail-Safe (I2C OD FS) Electrical Characteristics
      2. 7.6.2  Fail-Safe Reset (FS Reset) Electrical Characteristics
      3. 7.6.3  HFOSC/LFOSC Electrical Characteristics
      4. 7.6.4  eMMCPHY Electrical Characteristics
      5. 7.6.5  SDIO Electrical Characteristics
      6. 7.6.6  CSI2/DSI D-PHY Electrical Characteristics
      7. 7.6.7  ADC12B Electrical Characteristics
      8. 7.6.8  LVCMOS Electrical Characteristics
      9. 7.6.9  USB2PHY Electrical Characteristics
      10. 7.6.10 SerDes 2-L-PHY/4-L-PHY Electrical Characteristics
      11. 7.6.11 UFS M-PHY Electrical Characteristics
      12. 7.6.12 eDP/DP AUX-PHY Electrical Characteristics
      13. 7.6.13 DDR0 Electrical Characteristics
    7. 7.7  VPP Specifications for One-Time Programmable (OTP) eFuses
      1. 7.7.1 Recommended Operating Conditions for OTP eFuse Programming
      2. 7.7.2 Hardware Requirements
      3. 7.7.3 Programming Sequence
      4. 7.7.4 Impact to Your Hardware Warranty
    8. 7.8  Thermal Resistance Characteristics
      1. 7.8.1 Thermal Resistance Characteristics for ALY Package
    9. 7.9  Temperature Sensor Characteristics
    10. 7.10 Timing and Switching Characteristics
      1. 7.10.1 Timing Parameters and Information
      2. 7.10.2 Power Supply Sequencing
        1. 7.10.2.1 Power Supply Slew Rate Requirement
        2. 7.10.2.2 Combined MCU and Main Domains Power- Up Sequencing
        3. 7.10.2.3 Combined MCU and Main Domains Power- Down Sequencing
        4. 7.10.2.4 Isolated MCU and Main Domains Power- Up Sequencing
        5. 7.10.2.5 Isolated MCU and Main Domains Power- Down Sequencing
        6. 7.10.2.6 Independent MCU and Main Domains, Entry and Exit of MCU Only Sequencing
        7. 7.10.2.7 Independent MCU and Main Domains, Entry and Exit of DDR Retention State
        8. 7.10.2.8 Independent MCU and Main Domains, Entry and Exit of GPIO Retention Sequencing
      3. 7.10.3 System Timing
        1. 7.10.3.1 Reset Timing
        2. 7.10.3.2 Safety Signal Timing
        3. 7.10.3.3 Clock Timing
      4. 7.10.4 Clock Specifications
        1. 7.10.4.1 Input and Output Clocks / Oscillators
          1. 7.10.4.1.1 WKUP_OSC0 Internal Oscillator Clock Source
            1. 7.10.4.1.1.1 Load Capacitance
            2. 7.10.4.1.1.2 Shunt Capacitance
          2. 7.10.4.1.2 WKUP_OSC0 LVCMOS Digital Clock Source
          3. 7.10.4.1.3 Auxiliary OSC1 Internal Oscillator Clock Source
            1. 7.10.4.1.3.1 Load Capacitance
            2. 7.10.4.1.3.2 Shunt Capacitance
          4. 7.10.4.1.4 Auxiliary OSC1 LVCMOS Digital Clock Source
          5. 7.10.4.1.5 Auxiliary OSC1 Not Used
        2. 7.10.4.2 Output Clocks
        3. 7.10.4.3 PLLs
        4. 7.10.4.4 Module and Peripheral Clocks Frequencies
      5. 7.10.5 Peripherals
        1. 7.10.5.1  ATL
          1. 7.10.5.1.1 ATL_PCLK Timing Requirements
          2. 7.10.5.1.2 ATL_AWS[x] Timing Requirements
          3. 7.10.5.1.3 ATL_BWS[x] Timing Requirements
          4. 7.10.5.1.4 ATCLK[x] Switching Characteristics
        2. 7.10.5.2  CPSW2G
          1. 7.10.5.2.1 CPSW2G MDIO Interface Timings
          2. 7.10.5.2.2 CPSW2G RMII Timings
            1. 7.10.5.2.2.1 CPSW2G RMII[x]_REF_CLK Timing Requirements – RMII Mode
            2. 7.10.5.2.2.2 CPSW2G RMII[x]_RXD[1:0], RMII[x]_CRS_DV, and RMII[x]_RX_ER Timing Requirements – RMII Mode
            3. 7.10.5.2.2.3 CPSW2G RMII[x]_TXD[1:0], and RMII[x]_TX_EN Switching Characteristics – RMII Mode
          3. 7.10.5.2.3 CPSW2G RGMII Timings
            1. 7.10.5.2.3.1 RGMII[x]_RXC Timing Requirements – RGMII Mode
            2. 7.10.5.2.3.2 CPSW2G Timing Requirements for RGMII[x]_RD[3:0], and RGMII[x]_RCTL – RGMII Mode
            3. 7.10.5.2.3.3 CPSW2G RGMII[x]_TXC Switching Characteristics – RGMII Mode
            4. 7.10.5.2.3.4 RGMII[x]_TD[3:0], and RGMII[x]_TX_CTL Switching Characteristics – RGMII Mode
        3. 7.10.5.3  CSI-2
        4. 7.10.5.4  DDRSS
        5. 7.10.5.5  DSS
        6. 7.10.5.6  eCAP
          1. 7.10.5.6.1 Timing Requirements for eCAP
          2. 7.10.5.6.2 Switching Characteristics for eCAP
        7. 7.10.5.7  EPWM
          1. 7.10.5.7.1 Timing Requirements for eHRPWM
          2. 7.10.5.7.2 Switching Characteristics for eHRPWM
        8. 7.10.5.8  eQEP
          1. 7.10.5.8.1 Timing Requirements for eQEP
          2. 7.10.5.8.2 Switching Characteristics for eQEP
        9. 7.10.5.9  GPIO
          1. 7.10.5.9.1 GPIO Timing Requirements
          2. 7.10.5.9.2 GPIO Switching Characteristics
        10. 7.10.5.10 GPMC
          1. 7.10.5.10.1 GPMC and NOR Flash — Synchronous Mode
            1. 7.10.5.10.1.1 GPMC and NOR Flash Timing Requirements — Synchronous Mode
            2. 7.10.5.10.1.2 GPMC and NOR Flash Switching Characteristics – Synchronous Mode
          2. 7.10.5.10.2 GPMC and NOR Flash — Asynchronous Mode
            1. 7.10.5.10.2.1 GPMC and NOR Flash Timing Requirements – Asynchronous Mode
            2. 7.10.5.10.2.2 GPMC and NOR Flash Switching Characteristics – Asynchronous Mode
          3. 7.10.5.10.3 GPMC and NAND Flash — Asynchronous Mode
            1. 7.10.5.10.3.1 GPMC and NAND Flash Timing Requirements – Asynchronous Mode
            2. 7.10.5.10.3.2 GPMC and NAND Flash Switching Characteristics – Asynchronous Mode
          4. 7.10.5.10.4 GPMC0 IOSET
        11. 7.10.5.11 HyperBus
          1. 7.10.5.11.1 Timing Requirements for HyperBus
          2. 7.10.5.11.2 HyperBus 166 MHz Switching Characteristics
          3. 7.10.5.11.3 HyperBus 100 MHz Switching Characteristics
        12. 7.10.5.12 I2C
        13. 7.10.5.13 I3C
        14. 7.10.5.14 MCAN
        15. 7.10.5.15 MCASP
        16. 7.10.5.16 MCSPI
          1. 7.10.5.16.1 MCSPI — Controller Mode
          2. 7.10.5.16.2 MCSPI — Peripheral Mode
        17. 7.10.5.17 MMCSD
          1. 7.10.5.17.1 MMC0 - eMMC Interface
            1. 7.10.5.17.1.1 Legacy SDR Mode
            2. 7.10.5.17.1.2 High Speed SDR Mode
            3. 7.10.5.17.1.3 High Speed DDR Mode
            4. 7.10.5.17.1.4 HS200 Mode
            5. 7.10.5.17.1.5 HS400 Mode
          2. 7.10.5.17.2 MMC1/2 - SD/SDIO Interface
            1. 7.10.5.17.2.1 Default Speed Mode
            2. 7.10.5.17.2.2 High Speed Mode
            3. 7.10.5.17.2.3 UHS–I SDR12 Mode
            4. 7.10.5.17.2.4 UHS–I SDR25 Mode
            5. 7.10.5.17.2.5 UHS–I SDR50 Mode
            6. 7.10.5.17.2.6 UHS–I DDR50 Mode
            7. 7.10.5.17.2.7 UHS–I SDR104 Mode
        18. 7.10.5.18 CPTS
          1. 7.10.5.18.1 CPTS Timing Requirements
          2. 7.10.5.18.2 CPTS Switching Characteristics
        19. 7.10.5.19 OSPI
          1. 7.10.5.19.1 OSPI0 PHY Mode
            1. 7.10.5.19.1.1 OSPI With Data Training
              1. 7.10.5.19.1.1.1 OSPI Switching Characteristics – Data Training
            2. 7.10.5.19.1.2 OSPI Without Data Training
              1. 7.10.5.19.1.2.1 OSPI Timing Requirements – SDR Mode
              2. 7.10.5.19.1.2.2 OSPI Switching Characteristics – SDR Mode
              3. 7.10.5.19.1.2.3 OSPI Timing Requirements – DDR Mode
              4. 7.10.5.19.1.2.4 OSPI Switching Characteristics – DDR Mode
          2. 7.10.5.19.2 OSPI0 Tap Mode
            1. 7.10.5.19.2.1 OSPI0 Tap SDR Timing
            2. 7.10.5.19.2.2 OSPI0 Tap DDR Timing
        20. 7.10.5.20 OLDI
          1. 7.10.5.20.1 OLDI Switching Characteristics
        21. 7.10.5.21 PCIE
        22. 7.10.5.22 Timers
          1. 7.10.5.22.1 Timing Requirements for Timers
          2. 7.10.5.22.2 Switching Characteristics for Timers
        23. 7.10.5.23 UART
          1. 7.10.5.23.1 Timing Requirements for UART
          2. 7.10.5.23.2 UART Switching Characteristics
        24. 7.10.5.24 USB
      6. 7.10.6 Emulation and Debug
        1. 7.10.6.1 Trace
        2. 7.10.6.2 JTAG
          1. 7.10.6.2.1 JTAG Electrical Data and Timing
            1. 7.10.6.2.1.1 JTAG Timing Requirements
            2. 7.10.6.2.1.2 JTAG Switching Characteristics
  9. 8 Detailed Description
    1. 8.1 Overview
    2. 8.2 功能方框图
    3. 8.3 Processor Subsystems
      1. 8.3.1 Arm Cortex-A72
      2. 8.3.2 Arm Cortex-R5F
      3. 8.3.3 DSP C71x
    4. 8.4 Accelerators and Coprocessors
      1. 8.4.1 GPU
      2. 8.4.2 VPAC
      3. 8.4.3 DMPAC
    5. 8.5 Other Subsystems
      1. 8.5.1 MSMC
      2. 8.5.2 NAVSS
        1. 8.5.2.1 NAVSS0
        2. 8.5.2.2 MCU_NAVSS
      3. 8.5.3 PDMA Controller
      4. 8.5.4 Power Supply
      5. 8.5.5 Peripherals
        1. 8.5.5.1  ADC
        2. 8.5.5.2  ATL
        3. 8.5.5.3  CSI
          1. 8.5.5.3.1 Camera Streaming Interface Receiver (CSI_RX_IF) and MIPI DPHY Receiver (DPHY_RX)
          2. 8.5.5.3.2 Camera Streaming Interface Transmitter (CSI_TX_IF)
        4. 8.5.5.4  CPSW2G
        5. 8.5.5.5  CPSW9G
        6. 8.5.5.6  DCC
        7. 8.5.5.7  DDRSS
        8. 8.5.5.8  DSS
          1. 8.5.5.8.1 DSI
          2. 8.5.5.8.2 eDP
        9. 8.5.5.9  VPFE
        10. 8.5.5.10 eCAP
        11. 8.5.5.11 EPWM
        12. 8.5.5.12 ELM
        13. 8.5.5.13 ESM
        14. 8.5.5.14 eQEP
        15. 8.5.5.15 GPIO
        16. 8.5.5.16 GPMC
        17. 8.5.5.17 Hyperbus
        18. 8.5.5.18 I2C
        19. 8.5.5.19 I3C
        20. 8.5.5.20 MCAN
        21. 8.5.5.21 MCASP
        22. 8.5.5.22 MCRC Controller
        23. 8.5.5.23 MCSPI
        24. 8.5.5.24 MMC/SD
        25. 8.5.5.25 OSPI
        26. 8.5.5.26 PCIE
        27. 8.5.5.27 SerDes
        28. 8.5.5.28 WWDT
        29. 8.5.5.29 Timers
        30. 8.5.5.30 UART
        31. 8.5.5.31 USB
        32. 8.5.5.32 UFS
  10. 9 Applications, Implementation, and Layout
  11. 10Device Connection and Layout Fundamentals
    1. 10.1 Power Supply Decoupling and Bulk Capacitors
      1. 10.1.1 Power Distribution Network Implementation Guidance
    2. 10.2 External Oscillator
    3. 10.3 JTAG and EMU
    4. 10.4 Reset
    5. 10.5 Unused Pins
    6. 10.6 Hardware Design Guide for JacintoTM 7 Devices
  12. 11Peripheral- and Interface-Specific Design Information
    1. 11.1 LPDDR4 Board Design and Layout Guidelines
    2. 11.2 OSPI and QSPI Board Design and Layout Guidelines
      1. 11.2.1 No Loopback and Internal Pad Loopback
      2. 11.2.2 External Board Loopback
      3. 11.2.3 DQS (only available in Octal Flash devices)
    3. 11.3 USB VBUS Design Guidelines
    4. 11.4 System Power Supply Monitor Design Guidelines using VMON/POK
    5. 11.5 High Speed Differential Signal Routing Guidance
    6. 11.6 Thermal Solution Guidance
  13. 12Device and Documentation Support
    1. 12.1 Device Nomenclature
      1. 12.1.1 Standard Package Symbolization
      2. 12.1.2 Device Naming Convention
    2. 12.2 Tools and Software
    3. 12.3 支持资源
    4. 12.4 Trademarks
    5. 12.5 静电放电警告
    6. 12.6 术语表
  14. 13Mechanical, Packaging, and Orderable Information
    1. 13.1 Packaging Information

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • ALY|1414
散热焊盘机械数据 (封装 | 引脚)
订购信息

1 特性

处理器内核：

  • 多达八核 64 位 Arm®Cortex®-A72 微处理器子系统，性能高达 2GHz
    • 每个四核 Cortex®-A72 集群具有 2MB L2 共享缓存
    • 每个 Cortex®-A72 内核具有 32KB L1 数据缓存和 48KB L1 指令缓存
  • 多达四个深度学习加速器：
    • 每个加速器高达 8 万亿次每秒运算 (TOPS)
    • 总计 32 万亿次每秒运算 (32TOPS)
  • 双核 Arm® Cortex®-R5F MCU，在具有 FFI 的通用计算分区中性能高达 1.0GHz
    • 16KB L1 数据缓存、16KB L1 指令缓存和 64KB L2 TCM
  • 双核 Arm® Cortex®-R5F MCU，性能高达 1.0GHz，支持器件管理
    • 32K L1 数据缓存、32K 指令缓存和 64K L2 TCM，所有存储器上都有 SECDED ECC
  • 最多两个具有图像信号处理器 (ISP) 和多个视觉辅助加速器的视觉处理加速器 (VPAC)
    • 4.8 亿像素/秒 ISP
    • 支持多达 16 位的输入 RAW 格式
    • 宽动态范围 (WDR)、镜头失真校正 (LDC)、视觉成像子系统 (VISS) 和多标量 (MSC) 支持
    • 输出颜色格式：8 位、12 位，以及 YUV 4:2:2、YUV 4:2:0，RGB，HSV/HSL

  • 多媒体：

    • 显示子系统支持：
      • 最多 4 台显示器
      • 最多两个 DSI 4L TX（高达 2.5K）
      • 一个 eDP 4L
      • 一个 DPI 24 位 RGB 并行接口
      • OLDI/LVDS（4 通道 - 2 个）和 24 位 RGB 并行接口
      • 定帧检测和 MISR 数据检查等安全功能
    • 3D 图形处理单元
      • IMG BXS-4-64，高达 800MHz
      • 50GFLOPS，4GTexel/s
      • >500 百万像素/秒，>8 个 GFLOP
      • 支持至少 2 个合成层
      • 支持高达 2048x1080 @60fps 的分辨率
      • 支持 ARGB32、RGB565 和 YUV 格式
      • 支持 2D 图形
      • OpenGL ES 3.1、Vulkan 1.2
    • 三个 CSI2.0 4L 摄像头串行接口 RX (CSI-RX) 以及两个具有 DPHY 的 CSI2.0 4L TX (CSI-TX)
      • 符合 MIPI CSI 1.3 标准 + MIPI-DPHY 1.2
      • 支持高达 1.5Gbps 的 1、2、3 或 4 数据通道模式
      • ECC 验证/校正和 RAM 上的 CRC 校验+ ECC
      • 虚拟通道支持（多达 16 个）
      • 能够通过 DMA 将流数据直接写入 DDR
    • 两个视频编码器/解码器模块
      • 支持 5.1 级高阶的 HEVC (H.265) 主配置文件
      • 支持 5.2 级 H.264 基线/主/高配置文件
      • 每个模块支持高达 4K 超高清分辨率 (3840 × 2160)
      • 每个模块支持 4K60 H.264/H.265 编码/解码（高达 480MP/s）

    存储器子系统：

  • 高达 8MB 的片上 L3 RAM（具有 ECC 和一致性）
    • ECC 错误保护
    • 共享一致性缓存
    • 支持内部 DMA 引擎
  • 多达四个具有 ECC 的外部存储器接口 (EMIF) 模块
    • 支持 LPDDR4 存储器类型
    • 支持高达 4266MT/s 的速度
    • 多达 4 个具有内联 ECC 的 32 位总线，速率高达 68GB/s
  • 通用存储器控制器 (GPMC)
  • MAIN 域中有 512KB 片上 SRAM，受 ECC 保护
  • 符合 AEC-Q100 标准（以 Q1 结尾的器件型号）

    器件安全：

  • 安全启动，提供安全运行时支持
  • 客户可编程的根密钥，级别高达 RSA-4K 或 ECC-512
  • 嵌入式硬件安全模块
  • 加密硬件加速器 – 带 ECC 的 PKA、AES、SHA、RNG、DES 和 3DES 

     

    高速串行接口：

  • 集成以太网交换机，支持最多 8 个外部端口
    • 两个端口支持 5Gb、10Gb USXGMII 或 5Gb XFI
    • 所有端口均支持 1Gb、2.5Gb SGMII
    • 所有端口均可支持 QSGMII。最多可启用 2 个QSGMII 并使用所有 8 个内部通道。1 个 QSGMII 接口使用 4 个内部通道。
  • 多达 4 个 2L/2 个 4L PCI-Express® (PCIe) 第 3 代控制器
    • 第 1 代 (2.5GT/s)、第 2 代 (5.0GT/s) 和第 3 代 (8.0GT/s) 运行，具有自动协商功能
  • 一个 USB 3.0 双重角色器件 (DRD) 子系统
    • 增强型超高速第一代端口
    • 支持 Type-C 开关
    • 可独立配置为 USB 主机、USB 外设或 USB DRD

    以太网

  • 两个 RGMII/RMII 接口

    汽车接口：

  • 20 个模块化控制器局域网 (MCAN) 模块，具有完整 CAN-FD 支持

    音频接口：

  • 5 个多通道音频串行端口 (MCASP) 模块

    闪存接口：

  • 嵌入式多媒体卡接口 (eMMC™ 5.1)
  • 一个安全数字® 3.0/安全数字输入输出 3.0 接口 (SD3.0/SDIO3.0)
  • 具有 2 个通道的通用闪存 (UFS 2.1) 接口
  • 两个独立闪存接口，配置为
    • 一个 OSPI 或 HyperBus™ 或 QSPI 闪存接口，以及
    • 一个 QSPI 闪存接口

    片上系统 (SoC) 架构：

  • 16nm FinFET 技术
  • 31mm × 31mm、0.8mm 间距、1414 引脚 FCBGA (ALY)，可实现 IPC 3 级 PCB 布线

    TPS6594-Q1 配套电源管理 IC (PMIC)：

  • 等级高达 ASIL-D 的功能安全支持
  • 灵活的映射，可支持不同的用例