ZHDS072 January   2026 ADS1278QML-SP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 质量合格检验
    7. 5.7 时序要求：SPI 格式
    8. 5.8 时序要求：帧同步格式
    9. 5.9 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  采样孔径匹配
      2. 6.3.2  频率响应
        1. 6.3.2.1 高速、低功耗及低速模式
        2. 6.3.2.2 高分辨率模式
      3. 6.3.3  相位响应
      4. 6.3.4  趋稳时间
      5. 6.3.5  数据格式
      6. 6.3.6  模拟输入（AINP、AINN）
      7. 6.3.7  电压基准输入（VREFP、VREFN）
      8. 6.3.8  时钟输入 (CLK)
      9. 6.3.9  模式选择 (MODE)
      10. 6.3.10 同步 (SYNC)
      11. 6.3.11 断电 (PWDN)
      12. 6.3.12 Format[2:0]
      13. 6.3.13 串行接口协议
      14. 6.3.14 SPI 串行接口
        1. 6.3.14.1 SCLK
        2. 6.3.14.2 DRDY/FSYNC（SPI 格式）
        3. 6.3.14.3 DOUT
        4. 6.3.14.4 DIN
      15. 6.3.15 帧同步串行接口
        1. 6.3.15.1 SCLK
        2. 6.3.15.2 DRDY/FSYNC（帧同步格式）
        3. 6.3.15.3 DOUT
        4. 6.3.15.4 DIN
      16. 6.3.16 DOUT 模式
        1. 6.3.16.1 TDM 模式
        2. 6.3.16.2 TDM 模式，固定位置数据
        3. 6.3.16.3 TDM 模式，动态位置数据
        4. 6.3.16.4 离散数据输出模式
      17. 6.3.17 菊花链
      18. 6.3.18 调制器输出
      19. 6.3.19 使用 Test[1:0] 输入进行引脚测试
      20. 6.3.20 VCOM 输出
    4. 6.4 器件功能模式
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 设计要求
      2. 7.2.2 详细设计过程
      3. 7.2.3 应用曲线
    3. 7.3 电源相关建议
    4. 7.4 布局
      1. 7.4.1 布局指南
      2. 7.4.2 布局示例
  9. 8 器件和文档支持
    1. 8.1 接收文档更新通知
    2. 8.2 社区资源
    3. 8.3 商标
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

5.8 时序要求：帧同步格式

在自然通风条件下的工作温度范围内测得（除非另有说明）(4)
符号参数最小值典型值最大值单位
tCLKCLK 周期 (1/fCLK)所有模式3710,000ns
仅限高速模式30.5ns
tCPWCLK 正脉冲或负脉冲宽度12ns
tCSCLK 的下降沿到 SCLK 的下降沿-0.250.25tCLK
tFRAME帧周期 (1 / fDATA)(1)2562560tCLK
tFPWFSYNC 正脉冲或负脉冲宽度1tSCLK
tFSFSYNC 的上升沿到 SCLK 的上升沿5ns
tSFSCLK 的上升沿到 FSYNC 的上升沿5ns
tSCLKSCLK 周期(2)1tCLK
tSPWSCLK 正脉冲或负脉冲宽度0.4tCLK
tDOHD (5) (3)SCLK 下降沿至旧 DOUT 无效（保持时间）10ns
tDOPD (3)SCLK 下降沿至新 DOUT 有效（传播延迟）31ns
tMSBPDFSYNC 上升沿至 DOUT MSB 有效（传播延迟）31ns
tDIST新 DIN 有效至 SCLK 的下降沿（建立时间）6ns
tDIHD (5)旧 DIN 有效至 SCLK 下降沿（保持时间）6ns
(1) 取决于 MODE[1:0] 和 CLKDIV 选择。请参阅表 6-5 (fCLK / fDATA)。
(2) SCLK 必须持续运行并限制为 fCLK 的 1、1/2、1/4 及 1/8。
(3) DOUT = 20pF 时的负载。
(4) 时序参数通过设计在额定温度下进行表征或验证，但未经生产测试。
(5) tDOHD（DOUT 保持时间）和 tDIHD（DIN 保持时间）是在相反的最坏情况（数字电源电压和环境温度）下指定的。在同等条件下，DOUT 直接连接到 DIN 时，时序裕度 > 4ns。
ADS1278QML-SP 帧同步格式计时特点图 5-2 帧同步格式计时特点