ZHDS072 January   2026 ADS1278QML-SP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 质量合格检验
    7. 5.7 时序要求：SPI 格式
    8. 5.8 时序要求：帧同步格式
    9. 5.9 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  采样孔径匹配
      2. 6.3.2  频率响应
        1. 6.3.2.1 高速、低功耗及低速模式
        2. 6.3.2.2 高分辨率模式
      3. 6.3.3  相位响应
      4. 6.3.4  趋稳时间
      5. 6.3.5  数据格式
      6. 6.3.6  模拟输入（AINP、AINN）
      7. 6.3.7  电压基准输入（VREFP、VREFN）
      8. 6.3.8  时钟输入 (CLK)
      9. 6.3.9  模式选择 (MODE)
      10. 6.3.10 同步 (SYNC)
      11. 6.3.11 断电 (PWDN)
      12. 6.3.12 Format[2:0]
      13. 6.3.13 串行接口协议
      14. 6.3.14 SPI 串行接口
        1. 6.3.14.1 SCLK
        2. 6.3.14.2 DRDY/FSYNC（SPI 格式）
        3. 6.3.14.3 DOUT
        4. 6.3.14.4 DIN
      15. 6.3.15 帧同步串行接口
        1. 6.3.15.1 SCLK
        2. 6.3.15.2 DRDY/FSYNC（帧同步格式）
        3. 6.3.15.3 DOUT
        4. 6.3.15.4 DIN
      16. 6.3.16 DOUT 模式
        1. 6.3.16.1 TDM 模式
        2. 6.3.16.2 TDM 模式，固定位置数据
        3. 6.3.16.3 TDM 模式，动态位置数据
        4. 6.3.16.4 离散数据输出模式
      17. 6.3.17 菊花链
      18. 6.3.18 调制器输出
      19. 6.3.19 使用 Test[1:0] 输入进行引脚测试
      20. 6.3.20 VCOM 输出
    4. 6.4 器件功能模式
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 设计要求
      2. 7.2.2 详细设计过程
      3. 7.2.3 应用曲线
    3. 7.3 电源相关建议
    4. 7.4 布局
      1. 7.4.1 布局指南
      2. 7.4.2 布局示例
  9. 8 器件和文档支持
    1. 8.1 接收文档更新通知
    2. 8.2 社区资源
    3. 8.3 商标
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

6.3.14.2 DRDY/FSYNC（SPI 格式）

在 SPI 格式中，该引脚用作 DRDY 输出。当数据为检索做好准备时，该引脚变为低电平，然后在随后的第一个 SCLK 的下降沿返回高电平。如果未检索到数据（即 SCLK 保持低电平），DRDY 会在下一个转换数据准备就绪之前发出高脉冲，如图 6-19 所示。在 DRDY 变为低电平之前的一个 CLK 周期之内加载新数据。所有数据必须在此时间之前移出，以避免被覆盖。

ADS1278QML-SP 无回读的 DRDY 时序图 6-19 无回读的 DRDY 时序