ZHDS072 January   2026 ADS1278QML-SP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 质量合格检验
    7. 5.7 时序要求：SPI 格式
    8. 5.8 时序要求：帧同步格式
    9. 5.9 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  采样孔径匹配
      2. 6.3.2  频率响应
        1. 6.3.2.1 高速、低功耗及低速模式
        2. 6.3.2.2 高分辨率模式
      3. 6.3.3  相位响应
      4. 6.3.4  趋稳时间
      5. 6.3.5  数据格式
      6. 6.3.6  模拟输入（AINP、AINN）
      7. 6.3.7  电压基准输入（VREFP、VREFN）
      8. 6.3.8  时钟输入 (CLK)
      9. 6.3.9  模式选择 (MODE)
      10. 6.3.10 同步 (SYNC)
      11. 6.3.11 断电 (PWDN)
      12. 6.3.12 Format[2:0]
      13. 6.3.13 串行接口协议
      14. 6.3.14 SPI 串行接口
        1. 6.3.14.1 SCLK
        2. 6.3.14.2 DRDY/FSYNC（SPI 格式）
        3. 6.3.14.3 DOUT
        4. 6.3.14.4 DIN
      15. 6.3.15 帧同步串行接口
        1. 6.3.15.1 SCLK
        2. 6.3.15.2 DRDY/FSYNC（帧同步格式）
        3. 6.3.15.3 DOUT
        4. 6.3.15.4 DIN
      16. 6.3.16 DOUT 模式
        1. 6.3.16.1 TDM 模式
        2. 6.3.16.2 TDM 模式，固定位置数据
        3. 6.3.16.3 TDM 模式，动态位置数据
        4. 6.3.16.4 离散数据输出模式
      17. 6.3.17 菊花链
      18. 6.3.18 调制器输出
      19. 6.3.19 使用 Test[1:0] 输入进行引脚测试
      20. 6.3.20 VCOM 输出
    4. 6.4 器件功能模式
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 设计要求
      2. 7.2.2 详细设计过程
      3. 7.2.3 应用曲线
    3. 7.3 电源相关建议
    4. 7.4 布局
      1. 7.4.1 布局指南
      2. 7.4.2 布局示例
  9. 8 器件和文档支持
    1. 8.1 接收文档更新通知
    2. 8.2 社区资源
    3. 8.3 商标
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

6.3.8 时钟输入 (CLK)

ADS1278QML-SP 需要时钟输入来运行。 ADS1278QML-SP 的各个转换器通过相同的时钟输入运行。在最大数据速率下，时钟输入可以是 27MHz 或 13.5MHz（对于低功耗模式），或者 27MHz 或 5.4MHz（对于低速模式），具体由 CLKDIV 输入的设置决定。对于高速模式，最大 CLK 输入频率为 32.768MHz。对于高分辨率模式，最大 CLK 输入频率为 27MHz。外部时钟频率 (fCLK) 的选择不会影响 ADS1278QML-SP 的分辨率。使用较慢的 fCLK 可以降低外部时钟缓冲器的功耗。输出数据速率随时钟频率而变化，降至最低时钟频率 fCLK = 100kHz。表 6-5 总结了四种工作模式下时钟输入频率 (f CLK) 与数据速率 (fDATA)、最大数据速率和相应最大时钟输入之比。

与任何高速数据转换器一样，高质量、低抖动时钟对于实现出色性能至关重要。晶体时钟振荡器是推荐的时钟源。确保避免时钟输入上出现过多振铃；保持时钟布线尽可能短，并且使用靠近源端的 50Ω 串联电阻器通常会有所帮助。

表 6-5 时钟输入选项
模式选择最大值 fCLK (MHz)CLKDIVfCLK/fDATA数据速率 (SPS)
高速32.7681256128,000
高分辨率27151252,734
低功耗27151252,734
13.50256
低速2712,56010,547
5.40512