ZHDS072 January   2026 ADS1278QML-SP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 质量合格检验
    7. 5.7 时序要求：SPI 格式
    8. 5.8 时序要求：帧同步格式
    9. 5.9 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  采样孔径匹配
      2. 6.3.2  频率响应
        1. 6.3.2.1 高速、低功耗及低速模式
        2. 6.3.2.2 高分辨率模式
      3. 6.3.3  相位响应
      4. 6.3.4  趋稳时间
      5. 6.3.5  数据格式
      6. 6.3.6  模拟输入（AINP、AINN）
      7. 6.3.7  电压基准输入（VREFP、VREFN）
      8. 6.3.8  时钟输入 (CLK)
      9. 6.3.9  模式选择 (MODE)
      10. 6.3.10 同步 (SYNC)
      11. 6.3.11 断电 (PWDN)
      12. 6.3.12 Format[2:0]
      13. 6.3.13 串行接口协议
      14. 6.3.14 SPI 串行接口
        1. 6.3.14.1 SCLK
        2. 6.3.14.2 DRDY/FSYNC（SPI 格式）
        3. 6.3.14.3 DOUT
        4. 6.3.14.4 DIN
      15. 6.3.15 帧同步串行接口
        1. 6.3.15.1 SCLK
        2. 6.3.15.2 DRDY/FSYNC（帧同步格式）
        3. 6.3.15.3 DOUT
        4. 6.3.15.4 DIN
      16. 6.3.16 DOUT 模式
        1. 6.3.16.1 TDM 模式
        2. 6.3.16.2 TDM 模式，固定位置数据
        3. 6.3.16.3 TDM 模式，动态位置数据
        4. 6.3.16.4 离散数据输出模式
      17. 6.3.17 菊花链
      18. 6.3.18 调制器输出
      19. 6.3.19 使用 Test[1:0] 输入进行引脚测试
      20. 6.3.20 VCOM 输出
    4. 6.4 器件功能模式
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 设计要求
      2. 7.2.2 详细设计过程
      3. 7.2.3 应用曲线
    3. 7.3 电源相关建议
    4. 7.4 布局
      1. 7.4.1 布局指南
      2. 7.4.2 布局示例
  9. 8 器件和文档支持
    1. 8.1 接收文档更新通知
    2. 8.2 社区资源
    3. 8.3 商标
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

6.3.17 菊花链

多个 ADS1278QML-SP 可以通过菊花链方式连接在一起，以便在单个引脚上输出数据。一个器件的 DOUT1 数据输出引脚连接至下一个器件的 DIN。如图 6-24 所示，器件 1 的 DOUT1 引脚向控制器提供输出数据，器件 2 的 DIN 接地。图 6-25 显示了读回数据时的数据格式。

以这种方式用菊花链方式连接的最大通道数受频率 fSCLK、模式选择和 CLKDIV 输入的限制。fSCLK 的频率必须足够高，才能在一个 fDATA 周期内将数据从所有通道完全移出。表 6-12 列出了 fSCLK = fCLK 时菊花链通道的最大数量。

为了增加链中可能的数据通道数量，可以使用分段 DOUT 方案来生成两个数据流。图 6-26 展示了四个 ADS1278QML-SP，其中成对的 ADS1278QML-SP 以菊花链连接在一起。每个菊花链对的通道数据并行移出，并由处理器通过独立的数据通道接收。

表 6-12 菊花链中的最大通道数 (FSCLK = FCLK)
模式选择CLKDIV最大通道数量
高速110
高分辨率121
低功耗121
010
低速1106
021

无论接口协议是 SPI 还是帧同步，都要通过将 SYNC 输入连接在一起来同步所有器件。在 SPI 协议中同步时、仅监控一个 ADS1278QML-SP 的 DRDY 输出。

在帧同步接口协议中，来自所有器件的数据在 FSYNC 的上升沿之后准备就绪。

由于 DOUT1 和 DIN 都在 SCLK 的下降沿移位，因此 DOUT1 上的传播延迟会在 DIN 上产生建立时间。尽可能减小 SCLK 中的偏斜以避免违反时序的情况。

ADS1278QML-SP 两个器件的菊花链、SPI 协议（Format[2:0] = 000 或 001）
链接的器件的数量受 SCLK 速率及器件模式的限制。
图 6-24 两个器件的菊花链、SPI 协议（Format[2:0] = 000 或 001）
ADS1278QML-SP 图 6-24 的菊花链数据格式图 6-25 图 6-24 的菊花链数据格式
ADS1278QML-SP 分段式 DOUT 菊花链、帧同步协议（Format[2:0] = 011 或 100）
链接的器件的数量受 SCLK 速率及器件模式的限制。
图 6-26 分段式 DOUT 菊花链、帧同步协议（Format[2:0] = 011 或 100）