ZHCUBV0A March   2024  – February 2025 DLPC964

 

  1.   1
  2.   摘要
  3.   商标
  4. 1概述
    1. 2.1 开始使用
    2. 2.2 特性
    3. 2.3 假设
    4. 2.4 Apps FPGA 硬件目标
  5. 2Apps FPGA 模块
    1. 3.1  Apps FPGA 方框图
    2. 3.2  BPG 模块
    3. 3.3  BRG 模块
      1. 3.3.1 启动信号逻辑
      2. 3.3.2 延时需求逻辑
      3. 3.3.3 已发送/已加载的块数逻辑
    4. 3.4  BRG_ST 模块
    5. 3.5  PGEN 模块
    6. 3.6  PGEN_MCTRL 模块
    7. 3.7  PGEN_SCTRL 模块
    8. 3.8  PGEN_PRM 模块
    9. 3.9  PGEN_ADDR_ROM
    10. 3.10 HSSTOP 模块
    11. 3.11 SSF 模块
    12. 3.12 ENC 模块
    13. 3.13 Xilinx IP
      1. 3.13.1 PGEN_SPBROM_v3
      2. 3.13.2 MAINPLL
      3. 3.13.3 AURORA_APPS_TX_X3LN_CLOCK_MODULE
      4. 3.13.4 AURORA_APPS_TX_X3LN_CHANNEL_WRAPPER
    14. 3.14 参考文档
    15. 3.15 DLPC964 Apps FPGA IO
    16. 3.16 关键定义
  6. 3功能配置
    1. 4.1 启用的块数
    2. 4.2 图形循环启用
      1. 4.2.1 南‌/北翻转
      2. 4.2.2 TPG 图形
      3. 4.2.3 图形模式
      4. 4.2.4 切换模式
      5. 4.2.5 更改 BPG 图形
  7. 4附录
    1. 5.1 Vivado Chipscope 捕获结果
    2. 5.2 DLPC964 Apps 位流加载
      1. 5.2.1 将位流加载到 FPGA 中
      2. 5.2.2 将位流加载到闪存中
    3. 5.3 使用 Aurora 64B/66B 连接到 DLPC964 控制器
      1. 5.3.1 工作原理
      2. 5.3.2 概述
      3. 5.3.3 ‌Aurora 64B/66B TX 内核和 RTL 生成
        1. 5.3.3.1  从 IP Catalog 中选择 Aurora 64B66B
        2. 5.3.3.2  配置 Core Options
        3. 5.3.3.3  信道配置
        4. 5.3.3.4  ‌Shared Logic 选项
        5. 5.3.3.5  生成示例设计文件
        6. 5.3.3.6  RTL 文件列表
        7. 5.3.3.7  单通道 3 信道 Aurora 内核 RTL 包装器
        8. 5.3.3.8  四通道 12 信道顶层 RTL 包装器
        9. 5.3.3.9  块以块控制字开始
        10. 5.3.3.10 块以 DMDLOAD_REQ 完成
        11. 5.3.3.11 DMDLOAD_REQ 建立时间要求
        12. 5.3.3.12 单通道传输模式
        13. 5.3.3.13 DMD 块阵列数据映射
        14. 5.3.3.14 Xilinx IBERT
  8. 5缩略语和首字母缩写词
  9. 6德州仪器 (TI) 相关文档
  10. 7修订历史记录

2.7 PGEN_SCTRL 模块

辅助控制模块有四个由主控制模块控制的副本。每个辅助模块负责发送正确长度的数据有效信号并使 ROM 地址递增。数据有效信号进入 Aurora 接口以将发送的数据标记为有效。Aurora 接口能够在不同的时间将就绪信号置为无效，因此辅助模块必须将这一点考虑在内，即需要保存这些值和有效信号直到就绪信号重新置为有效。主控制模块将‌最大 ROM 地址发送到辅助模块。辅助模块可递增计数至该值，从而允许 ROM 以用户指定的数量发出相应行数。图 2-7 展示了主要的辅助 FSM，其中每个状态机的定义如下：

  • IV_IDLE：当不需要辅助模块时（例如，当选择的加载类型为清除或置位时），辅助模块将保持在这种空闲状态。如果需要数据（加载类型 = 正常），则 FSM 进入下一个状态。
  • IV_BEGIN：等待主模块发送启动信号。收到之后，辅助模块进入下一状态。否则，FSM 会保持此状态，直到 FSM 接收到启动信号或加载类型发生变化。
  • IV_START：FSM 会启动发送有效信号和 ROM 地址的过程。有效信号会延迟几个时钟周期以便使 ROM 输出与有效信号对齐。
  • IV_ACTIVE：一旦启动辅助模块，输出 ROM 地址的过程将继续运行，直到辅助模块到达了主模块发送的 ROM 地址。一旦到达该值，FSM 就会根据指示进入起始状态。
DLPLCRC964EVM PGEN_SCTRL FSM图 2-7 PGEN_SCTRL FSM