ZHCUBV0A March   2024  – February 2025

1.   1
2.   摘要
3.   商标
4. 1概述
   1. 2.1 开始使用
   2. 2.2 特性
   3. 2.3 假设
   4. 2.4 Apps FPGA 硬件目标
5. 2Apps FPGA 模块
   1. 3.1  Apps FPGA 方框图
   2. 3.2  BPG 模块
   3. 3.3  BRG 模块
      1. 3.3.1 启动信号逻辑
      2. 3.3.2 延时需求逻辑
      3. 3.3.3 已发送/已加载的块数逻辑
   4. 3.4  BRG_ST 模块
   5. 3.5  PGEN 模块
   6. 3.6  PGEN_MCTRL 模块
   7. 3.7  PGEN_SCTRL 模块
   8. 3.8  PGEN_PRM 模块
   9. 3.9  PGEN_ADDR_ROM
   10. 3.10 HSSTOP 模块
   11. 3.11 SSF 模块
   12. 3.12 ENC 模块
   13. 3.13 Xilinx IP
       1. 3.13.1 PGEN_SPBROM_v3
       2. 3.13.2 MAINPLL
       3. 3.13.3 AURORA_APPS_TX_X3LN_CLOCK_MODULE
       4. 3.13.4 AURORA_APPS_TX_X3LN_CHANNEL_WRAPPER
   14. 3.14 参考文档
   15. 3.15 DLPC964 Apps FPGA IO
   16. 3.16 关键定义
6. 3功能配置
   1. 4.1 启用的块数
   2. 4.2 图形循环启用
      1. 4.2.1 南‌/北翻转
      2. 4.2.2 TPG 图形
      3. 4.2.3 图形模式
      4. 4.2.4 切换模式
      5. 4.2.5 更改 BPG 图形
7. 4附录
   1. 5.1 Vivado Chipscope 捕获结果
   2. 5.2 DLPC964 Apps 位流加载
      1. 5.2.1 将位流加载到 FPGA 中
      2. 5.2.2 将位流加载到闪存中
   3. 5.3 使用 Aurora 64B/66B 连接到 DLPC964 控制器
      1. 5.3.1 工作原理
      2. 5.3.2 概述
      3. 5.3.3 ‌Aurora 64B/66B TX 内核和 RTL 生成
         1. 5.3.3.1  从 IP Catalog 中选择 Aurora 64B66B
         2. 5.3.3.2  配置 Core Options
         3. 5.3.3.3  信道配置
         4. 5.3.3.4  ‌Shared Logic 选项
         5. 5.3.3.5  生成示例设计文件
         6. 5.3.3.6  RTL 文件列表
         7. 5.3.3.7  单通道 3 信道 Aurora 内核 RTL 包装器
         8. 5.3.3.8  四通道 12 信道顶层 RTL 包装器
         9. 5.3.3.9  块以块控制字开始
         10. 5.3.3.10 块以 DMDLOAD_REQ 完成
         11. 5.3.3.11 DMDLOAD_REQ 建立时间要求
         12. 5.3.3.12 单通道传输模式
         13. 5.3.3.13 DMD 块阵列数据映射
         14. 5.3.3.14 Xilinx IBERT
8. 5缩略语和首字母缩写词
9. 6德州仪器 (TI) 相关文档
10. 7修订历史记录