ZHCUBV0A March   2024  – February 2025 DLPC964

 

  1.   1
  2.   摘要
  3.   商标
  4. 1概述
    1. 2.1 开始使用
    2. 2.2 特性
    3. 2.3 假设
    4. 2.4 Apps FPGA 硬件目标
  5. 2Apps FPGA 模块
    1. 3.1  Apps FPGA 方框图
    2. 3.2  BPG 模块
    3. 3.3  BRG 模块
      1. 3.3.1 启动信号逻辑
      2. 3.3.2 延时需求逻辑
      3. 3.3.3 已发送/已加载的块数逻辑
    4. 3.4  BRG_ST 模块
    5. 3.5  PGEN 模块
    6. 3.6  PGEN_MCTRL 模块
    7. 3.7  PGEN_SCTRL 模块
    8. 3.8  PGEN_PRM 模块
    9. 3.9  PGEN_ADDR_ROM
    10. 3.10 HSSTOP 模块
    11. 3.11 SSF 模块
    12. 3.12 ENC 模块
    13. 3.13 Xilinx IP
      1. 3.13.1 PGEN_SPBROM_v3
      2. 3.13.2 MAINPLL
      3. 3.13.3 AURORA_APPS_TX_X3LN_CLOCK_MODULE
      4. 3.13.4 AURORA_APPS_TX_X3LN_CHANNEL_WRAPPER
    14. 3.14 参考文档
    15. 3.15 DLPC964 Apps FPGA IO
    16. 3.16 关键定义
  6. 3功能配置
    1. 4.1 启用的块数
    2. 4.2 图形循环启用
      1. 4.2.1 南‌/北翻转
      2. 4.2.2 TPG 图形
      3. 4.2.3 图形模式
      4. 4.2.4 切换模式
      5. 4.2.5 更改 BPG 图形
  7. 4附录
    1. 5.1 Vivado Chipscope 捕获结果
    2. 5.2 DLPC964 Apps 位流加载
      1. 5.2.1 将位流加载到 FPGA 中
      2. 5.2.2 将位流加载到闪存中
    3. 5.3 使用 Aurora 64B/66B 连接到 DLPC964 控制器
      1. 5.3.1 工作原理
      2. 5.3.2 概述
      3. 5.3.3 ‌Aurora 64B/66B TX 内核和 RTL 生成
        1. 5.3.3.1  从 IP Catalog 中选择 Aurora 64B66B
        2. 5.3.3.2  配置 Core Options
        3. 5.3.3.3  信道配置
        4. 5.3.3.4  ‌Shared Logic 选项
        5. 5.3.3.5  生成示例设计文件
        6. 5.3.3.6  RTL 文件列表
        7. 5.3.3.7  单通道 3 信道 Aurora 内核 RTL 包装器
        8. 5.3.3.8  四通道 12 信道顶层 RTL 包装器
        9. 5.3.3.9  块以块控制字开始
        10. 5.3.3.10 块以 DMDLOAD_REQ 完成
        11. 5.3.3.11 DMDLOAD_REQ 建立时间要求
        12. 5.3.3.12 单通道传输模式
        13. 5.3.3.13 DMD 块阵列数据映射
        14. 5.3.3.14 Xilinx IBERT
  8. 5缩略语和首字母缩写词
  9. 6德州仪器 (TI) 相关文档
  10. 7修订历史记录

4.3.3.12 单通道传输模式

对于非关键图形速率应用，DLPC964 支持仅在 Aurora 通道 0 中运行。在此运行模式下，仅使用通道 0 的三条 10Gbps 串行链路，并且必须是通道 0。

DLPLCRC964EVM 单通道运行模式的系统方框图图 4-23 单通道运行模式的系统方框图

为了实现在该模式下运行，需要设置块控制字字段、SINGLE_CHANNEL =“1”（表 4-2）并按 3（第一个）、2、1、0（最后一个）的顺序传输 DMD 段（表 4-2 中的 DMD_SEGMENT 字段）。换句话说，为了控制一个特定的 DMD 块，Apps FPGA 必须首先操作这个块的段 3，之后是段 2、段 1 和段 0（最后一个传输段）。

节 4.3.3.9、节 4.3.3.10和节 4.3.3.11中所述的指导原则仍然适用于单通道运行模式，在此模式下，Aurora 传输的每个块和段仍必须以块控制字开始，以 DMDLOAD_REQ 结束，并需要 300ns 的建立时间。但是，此模式下与 Apps FPGA/DLPC964 握手相关的一个主要区别是，仅由 DMDLOAD_REQ 触发的实际 DMD 操作对应于段 0；例如，BLKLOADZ 不会针对段 3、2 和 1 置为无效。（如需了解详细信息，请参阅图 4-24）。

所选块的所有四个段都必须按段 3（第一个）、2、1 和 0（最后一个）的顺序操作，否则 DLPC964 不会对该块执行正确的 DMD 操作。

DLPLCRC964EVM 单通道运行模式波形示例图 4-24 单通道运行模式波形示例
  1. 单通道模式下 DMD 块 0 的 ‌Apps FPGA Aurora 数据传输。
    1. DMD 块 0 段 3 的块控制字、DMD 数据和 DMDLOAD_REQ。
    2. DMD 块 0 段 2 的块控制字、DMD 数据和 DMDLOAD_REQ。
    3. DMD 块 0 段 1 的块控制字、DMD 数据和 DMDLOAD_REQ。
    4. DMD 块 0 段 0 的块控制字、DMD 数据和 DMDLOAD_REQ。
    5. 段 0 的 DMDLOAD_REQ 触发 DLPC964 以开始块 0 的数据加载，使 BLKLOADZ 置为有效以指示正在进行操作。
  2. 单通道模式下 DMD 块 1 的 ‌Apps FPGA Aurora 数据传输。
    1. DMD 块 1 段 3 的块控制字、DMD 数据和 DMDLOAD_REQ。
    2. DMD 块 1 段 2 的块控制字、DMD 数据和 DMDLOAD_REQ。
    3. DMD 块 1 段 1 的块控制字、DMD 数据和 DMDLOAD_REQ。
    4. DMD 块 1 段 0 的块控制字、DMD 数据和 DMDLOAD_REQ。
    5. 段 0 的 DMDLOAD_REQ 触发 DLPC964 以开始块 1 的数据加载，使 BLKLOADZ 置为有效以指示正在进行操作。

请注意，在 GT 通道 1、2 和 3 上不会发生数据传输。在单通道模式下只会运行通道 0。