定义 CLB 配置和输入激励之后,用户可以编译工程。下面概述了生成“CLB.vcd”的完整步骤。
- 启用 Tile Design 模块顶部的“Global Parameters”下拉列表中的“Generate CLB Simulation File”复选框。
- 构建工程以验证 Tile Design 设置是否正确无误
- 在文件浏览器或命令行中,执行“clb_simulation”文件。此文件位于保存生成的 SysConfig 文件的位置。对于 CCS,这是工程构建配置目录中的 syscfg 目录(例如“CPU1_RAM/syscfg”)
- 打开“simulation”目录(位于执行“clb_simulation”的目录上层)
- 双击“CLB.vcd”文件
假设已经完成了波形查看器配置,双击“CLB.vcd”文件应打开查看器并允许检查波形。图 3-20 显示了设置为显示输入波形样本的 GTKWave 查看器。有关如何添加和查看信号的信息,请参阅查看器文档。
如果仿真波形与期望的波形不相符,请修改 .syscfg 文件中的配置并重复仿真。