ZHCSYO8B July   2025  – October 2025 F28E120SB , F28E120SC

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 器件比较
    1. 4.1 相关产品
  6. 5 引脚配置和功能
    1. 5.1 引脚图
    2. 5.2 引脚属性
    3. 5.3 信号说明
      1. 5.3.1 模拟信号
      2. 5.3.2 数字信号
      3. 5.3.3 电源和接地
      4. 5.3.4 测试、JTAG 和复位
    4. 5.4 引脚多路复用
      1. 5.4.1 GPIO 多路复用引脚
      2. 5.4.2 ADC 引脚上的数字输入 (AIO)
      3. 5.4.3 ADC 引脚上的数字输入和输出 (AGPIO)
      4. 5.4.4 GPIO 输入 X-BAR
      5. 5.4.5 GPIO 输出 X-BAR 和 PWM X-BAR
      6. 5.4.6 GPIO 和 ADC 分配
    5. 5.5 带有内部上拉和下拉的引脚
    6. 5.6 未使用引脚的连接
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  功耗摘要
      1. 6.4.1 系统电流消耗 - 内部电源
      2. 6.4.2 工作模式测试说明
      3. 6.4.3 电流消耗图
      4. 6.4.4 减少电流消耗
    5. 6.5  电气特性
    6. 6.6  PT 封装的热阻特性
    7. 6.7  VFC 封装的热阻特性
    8. 6.8  RHB 封装的热阻特性
    9. 6.9  散热设计注意事项
    10. 6.10 系统
      1. 6.10.1  电源管理模块 (PMM)
        1. 6.10.1.1 引言
        2. 6.10.1.2 概述
          1. 6.10.1.2.1 电源轨监视器
            1. 6.10.1.2.1.1 I/O POR（上电复位）监视器
            2. 6.10.1.2.1.2 I/O BOR（欠压复位）监视器
          2. 6.10.1.2.2 外部监控器使用情况
          3. 6.10.1.2.3 延迟块
        3. 6.10.1.3 外部元件
          1. 6.10.1.3.1 去耦电容器
            1. 6.10.1.3.1.1 VDDIO 去耦
        4. 6.10.1.4 电源时序
          1. 6.10.1.4.1 电源引脚联动
          2. 6.10.1.4.2 信号引脚电源序列
          3. 6.10.1.4.3 电源引脚电源序列
            1. 6.10.1.4.3.1 内部 上电序列
            2. 6.10.1.4.3.2 电源时序摘要和违规影响
            3. 6.10.1.4.3.3 电源压摆率
        5. 6.10.1.5 建议运行条件对 PMM 的适用性
        6. 6.10.1.6 电源管理模块电气数据和时序
          1. 6.10.1.6.1 电源管理模块运行条件
          2. 6.10.1.6.2 电源管理模块特性
      2. 6.10.2  复位时序
        1. 6.10.2.1 复位源
        2. 6.10.2.2 复位电气数据和时序
          1. 6.10.2.2.1 复位 - XRSn - 时序要求
          2. 6.10.2.2.2 复位 - XRSn - 开关特性
          3. 6.10.2.2.3 复位时序图
      3. 6.10.3  时钟规格
        1. 6.10.3.1 时钟源
        2. 6.10.3.2 时钟频率、要求和特性
          1. 6.10.3.2.1 输入时钟频率和时序要求，PLL 锁定时间
            1. 6.10.3.2.1.1 输入时钟频率
            2. 6.10.3.2.1.2 XTAL 振荡器特性
            3. 6.10.3.2.1.3 X1 时序要求
            4. 6.10.3.2.1.4 PLL 特性
            5. 6.10.3.2.1.5 XCLKOUT 开关特性 - 旁路或启用 PLL
            6. 6.10.3.2.1.6 内部时钟频率
        3. 6.10.3.3 输入时钟和 PLL
        4. 6.10.3.4 XTAL 振荡器
          1. 6.10.3.4.1 引言
          2. 6.10.3.4.2 概述
            1. 6.10.3.4.2.1 电子振荡器
              1. 6.10.3.4.2.1.1 运行模式
                1. 6.10.3.4.2.1.1.1 晶体的工作模式
                2. 6.10.3.4.2.1.1.2 单端工作模式
              2. 6.10.3.4.2.1.2 XCLKOUT 上的 XTAL 输出
            2. 6.10.3.4.2.2 石英晶体
          3. 6.10.3.4.3 正常运行
            1. 6.10.3.4.3.1 ESR – 有效串联电阻
            2. 6.10.3.4.3.2 Rneg - 负电阻
            3. 6.10.3.4.3.3 启动时间
              1. 6.10.3.4.3.3.1 X1/X2 前提条件
            4. 6.10.3.4.3.4 DL – 驱动电平
          4. 6.10.3.4.4 如何选择晶体
          5. 6.10.3.4.5 测试
          6. 6.10.3.4.6 常见问题和调试提示
          7. 6.10.3.4.7 晶体振荡器规格
            1. 6.10.3.4.7.1 晶体振荡器参数
            2. 6.10.3.4.7.2 晶振等效串联电阻 (ESR) 要求
            3. 6.10.3.4.7.3 晶体振荡器电气特性
        5. 6.10.3.5 内部振荡器
          1. 6.10.3.5.1 系统振荡器 SYSOSC
          2. 6.10.3.5.2 宽范围振荡器 WROSC
      4. 6.10.4  闪存参数
        1. 6.10.4.1 闪存参数 
      5. 6.10.5  RAM 规格
      6. 6.10.6  ROM 规格
      7. 6.10.7  仿真/JTAG
        1. 6.10.7.1 JTAG 电气数据和时序
          1. 6.10.7.1.1 JTAG 时序要求
          2. 6.10.7.1.2 JTAG 开关特性
          3. 6.10.7.1.3 JTAG 时序图
        2. 6.10.7.2 cJTAG 电气数据和时序
          1. 6.10.7.2.1 cJTAG 时序要求
          2. 6.10.7.2.2 cJTAG 开关特性
          3. 6.10.7.2.3 cJTAG 时序图
      8. 6.10.8  GPIO 电气数据和时序
        1. 6.10.8.1 GPIO - 输出时序
          1. 6.10.8.1.1 通用输出开关特征
          2. 6.10.8.1.2 通用输出时序图
        2. 6.10.8.2 GPIO - 输入时序
          1. 6.10.8.2.1 通用输入时序要求
          2. 6.10.8.2.2 采样模式
        3. 6.10.8.3 输入信号的采样窗口宽度
      9. 6.10.9  中断
        1. 6.10.9.1 外部中断 (XINT) 电气数据和时序
          1. 6.10.9.1.1 外部中断时序要求
          2. 6.10.9.1.2 外部中断开关特性
          3. 6.10.9.1.3 外部中断时序
      10. 6.10.10 低功耗模式
        1. 6.10.10.1 时钟门控低功耗模式
        2. 6.10.10.2 低功耗模式唤醒时序
          1. 6.10.10.2.1 空闲模式时序要求
          2. 6.10.10.2.2 空闲模式开关特性
          3. 6.10.10.2.3 空闲进入和退出时序图
          4. 6.10.10.2.4 STANDBY 模式时序要求
          5. 6.10.10.2.5 待机模式开关特征
          6. 6.10.10.2.6 待机进入和退出时序图
          7. 6.10.10.2.7 停机模式时序要求
          8. 6.10.10.2.8 停机模式开关特征
          9. 6.10.10.2.9 停机模式进入和退出时序图
    11. 6.11 模拟外设
      1. 6.11.1 模拟引脚和内部连接
      2. 6.11.2 模数转换器 (ADC)
        1. 6.11.2.1 ADC 可配置性
          1. 6.11.2.1.1 信号模式
        2. 6.11.2.2 ADC 电气数据和时序
          1. 6.11.2.2.1 ADC 运行条件
          2. 6.11.2.2.2 ADC 特性
          3. 6.11.2.2.3 ADC INL 和 DNL
          4. 6.11.2.2.4 每个引脚的 ADC 性能
          5. 6.11.2.2.5 ADC 输入模型
          6. 6.11.2.2.6 ADC 时序图
      3. 6.11.3 比较器子系统 (CMPSS_LITE)
        1. 6.11.3.1 COMPDACOUT
        2. 6.11.3.2 CMPSS 连接图
        3. 6.11.3.3 方框图
        4. 6.11.3.4 CMPSS 电气数据和时序
          1. 6.11.3.4.1 CMPSS_LITE 比较器电气特性
          2.        CMPSS 比较器以输入为基准的偏移量和迟滞
          3. 6.11.3.4.2 CMPSS_LITE DAC 静态电气特性
          4. 6.11.3.4.3 CMPSS 示意图
          5. 6.11.3.4.4 CMPx_LITE_DACL 缓冲输出的运行条件
          6. 6.11.3.4.5 CMPx_LITE_DACL 缓冲输出的电气特性
      4. 6.11.4 可编程增益放大器 (PGA)
        1. 6.11.4.1 PGA 电气数据和时序
          1. 6.11.4.1.1 PGA 运行条件
          2. 6.11.4.1.2 PGA 特性
      5. 6.11.5 温度传感器
        1. 6.11.5.1 温度传感器电气数据和时序
          1. 6.11.5.1.1 温度传感器特性
    12. 6.12 控制外设
      1. 6.12.1 多通道脉宽调制器 (MCPWM)
        1. 6.12.1.1 控制外设同步
        2. 6.12.1.2 MCPWM 电气数据和时序
          1. 6.12.1.2.1 MCPWM 时序要求
          2. 6.12.1.2.2 MCPWM 开关特性
          3. 6.12.1.2.3 跳闸区输入时序
            1. 6.12.1.2.3.1 PWM 高阻态特征时序图
      2. 6.12.2 外部 ADC 转换启动电气数据和时序
        1. 6.12.2.1 外部 ADC 转换启动开关特性
        2. 6.12.2.2 ADCSOCAO 或ADCSOCBO 时序图
      3. 6.12.3 增强型正交编码器脉冲 (eQEP)
        1. 6.12.3.1 eQEP 电气数据和时序
          1. 6.12.3.1.1 eQEP 时序要求
          2. 6.12.3.1.2 eQEP 开关特性
      4. 6.12.4 增强型捕获 (eCAP)
        1. 6.12.4.1 eCAP 方框图
        2. 6.12.4.2 eCAP 同步
        3. 6.12.4.3 eCAP 电气数据和时序
          1. 6.12.4.3.1 eCAP 开关特性
    13. 6.13 通信外设
      1. 6.13.1 内部集成电路 (I2C)
        1. 6.13.1.1 I2C 电气数据和时序
          1. 6.13.1.1.1 I2C 时序要求
          2. 6.13.1.1.2 I2C 开关特性
          3. 6.13.1.1.3 I2C 时序图
      2. 6.13.2 通用异步接收器/发送器 (UART)
      3. 6.13.3 串行外设接口 (SPI)
        1. 6.13.3.1 SPI 控制器模式时序
          1. 6.13.3.1.1 SPI 控制器模式时序要求
          2. 6.13.3.1.2 SPI 控制器模式开关特性 - 时钟相位为 0
          3. 6.13.3.1.3 SPI 控制器模式开关特性 - 时钟相位为 1
          4. 6.13.3.1.4 SPI 控制器模式时序图
        2. 6.13.3.2 SPI 外设模式时序
          1. 6.13.3.2.1 SPI 外设模式时序要求
          2. 6.13.3.2.2 SPI 外设模式开关特性
          3. 6.13.3.2.3 SPI 外设模式时序图
      4. 6.13.4 串行通信接口 (SCI)
  8. 7 详细说明
    1. 7.1  概述
    2. 7.2  存储器
      1. 7.2.1 C28x 存储器映射
        1. 7.2.1.1 专用 RAM (Mx RAM)
      2. 7.2.2 闪存映射
      3. 7.2.3 外设寄存器内存映射
    3. 7.3  标识
    4. 7.4  C28x 处理器
      1. 7.4.1 浮点单元 (FPU)
    5. 7.5  直接存储器存取 (DMA)
    6. 7.6  器件引导模式
      1. 7.6.1 器件引导配置
        1. 7.6.1.1 配置引导模式引脚
        2. 7.6.1.2 配置引导模式表选项
      2. 7.6.2 GPIO 分配
    7. 7.7  安全性
      1. 7.7.1 保护芯片边界
        1. 7.7.1.1 JTAGLOCK
        2. 7.7.1.2 零引脚引导
      2. 7.7.2 双区域安全
      3. 7.7.3 免责声明
    8. 7.8  看门狗
    9. 7.9  C28x 计时器
    10. 7.10 双时钟比较器 (DCC)
      1. 7.10.1 特性
      2. 7.10.2 DCCx 时钟源中断的映射
  9. 8 应用、实施和布局
    1. 8.1 典型应用
      1. 8.1.1 参考设计
  10. 9 器件和文档支持
    1. 9.1 器件命名规则
    2. 9.2 标识
    3. 9.3 工具与软件
    4. 9.4 文档支持
    5. 9.5 支持资源
    6. 9.6 商标
    7. 9.7 静电放电警告
    8. 9.8 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1.     卷带包装信息

6.11.2 模数转换器 (ADC)

此处所述的 ADC 模块是一个逐次逼近 (SAR) 型 ADC，具有 12 位分辨率。本节将转换器的模拟电路称为“内核”，包括通道选择多路复用器、采样保持 (S/H) 电路、逐次逼近电路、电压基准电路和其他模拟支持电路。转换器的数字电路被称为“包装器”，包括用于可编程转换的逻辑、结果寄存器、模拟电路接口、外设总线接口、后处理电路以及其他片上模块接口。

每个 ADC 模块都包含一个采样保持 (S/H) 电路。ADC 包装器基于转换启动 (SOC)（参阅“模数转换器 (ADC)”一章的 SOC 工作原理 一节，该章节位于 F28E12x 实时微控制器技术参考手册）。

每个 ADC 具有以下特性：

  • 12 位分辨率
  • 由 VREFHI/VREFLO 设定的比例式外部基准
  • 2.5V 或 3.3V 的可选内部基准电压
  • ADC A 和 B 上的单端信号模式
  • 具有多达 17 个通道的输入多路复用器
  • 16 个可配置 SOC
  • 16 个可单独寻址的结果寄存器
  • 一个触发中继器模块，支持可定制的硬件过采样模式，几乎无需 CPU 开销
  • 多个触发源
    • 软件立即启动
    • 所有 MCPWM：ADCSOC A、B、C 或 D
    • GPIO XINT2
    • CPU 计时器 0/1/2
    • ADCINT1/2
  • 三个灵活的中断
  • 高达 8 倍的硬件过采样模式，具有可配置的触发器扩展延迟
  • 三个后处理块，每个块具有：
    • 饱和偏移量校准
    • 设定点计算的误差
    • 具有中断和 MCPWM 跳变功能的高电平、低电平和过零比较
    • 聚合功能：求和与平均值（二进制移位）（仅适用于 PPB1）

注： 并非每个通道都可以从所有 ADC 的引脚输出。请参阅引脚配置和功能 部分以确定哪些通道可用。

ADC 内核和 ADC 包装器的方框图如图 6-35 所示。

F28E120SC F28E120SB ADC 模块方框图 图 6-35 ADC 模块方框图