ZHCABK2A March   2022  – March 2024 ADC128D818 , ADS1000 , ADS1000-Q1 , ADS1013 , ADS1013-Q1 , ADS1014 , ADS1014-Q1 , ADS1015 , ADS1015-Q1 , ADS1018 , ADS1018-Q1 , ADS1100 , ADS1110 , ADS1112 , ADS1113 , ADS1113-Q1 , ADS1114 , ADS1114-Q1 , ADS1115 , ADS1115-Q1 , ADS1118 , ADS1118-Q1 , ADS1119 , ADS1120 , ADS1120-Q1 , ADS112C04 , ADS112C14 , ADS112S14 , ADS112U04 , ADS1130 , ADS1131 , ADS1146 , ADS1147 , ADS1148 , ADS1148-Q1 , ADS114S06 , ADS114S06B , ADS114S08 , ADS114S08B , ADS1158 , ADS1216 , ADS1217 , ADS1218 , ADS1219 , ADS1220 , ADS122C04 , ADS122C14 , ADS122S14 , ADS122U04 , ADS1230 , ADS1231 , ADS1232 , ADS1234 , ADS1235 , ADS1235-Q1 , ADS1243-HT , ADS1246 , ADS1247 , ADS1248 , ADS124S06 , ADS124S08 , ADS1250 , ADS1251 , ADS1252 , ADS1253 , ADS1254 , ADS1255 , ADS1256 , ADS1257 , ADS1258 , ADS1258-EP , ADS1259 , ADS1259-Q1 , ADS125H01 , ADS125H02 , ADS125H18 , ADS125P08 , ADS1260 , ADS1260-Q1 , ADS1261 , ADS1261-Q1 , ADS1262 , ADS1263 , ADS127L01 , ADS1281 , ADS1282 , ADS1282-SP , ADS1283 , ADS1284 , ADS1287 , ADS1291 , LMP90080-Q1 , LMP90100 , TLA2021 , TLA2022 , TLA2024

 

  1.   1
  2.   摘要
  3.   商标
  4. 1 引言
  5. 2 数据表时序和命名规则
  6. 3 Δ-Σ ADC 中是什么导致转换延迟？
  7. 4 数字滤波器操作和行为
    1.     8
    2.     9
    3. 4.1 ADC 操作导致的数据不稳定
  8. 5 影响转换延迟的 ADC 功能和模式
    1. 5.1 第一次转换与第二次及后续转换延迟
    2. 5.2 转换模式
    3. 5.3 可编程延迟
    4. 5.4 ADC 开销时间
    5. 5.5 时钟频率
    6. 5.6 斩波
  9. 6 模拟稳定
  10. 7 关键要点
  11. 8 周期时间计算示例
    1. 8.1 示例 1：使用 ADS124S08
    2. 8.2 示例 2：更改转换模式
    3. 8.3 示例 3：更改滤波器类型
    4. 8.4 示例 4：更改时钟频率
    5. 8.5 示例 5：启用斩波并减少每通道转换次数
    6. 8.6 示例 6：使用不同的系统参数扫描两个通道
    7. 8.7 示例 7：使用 ADS1261
    8. 8.8 示例 8：使用 ADS1261 更改多个参数
  12. 9 总结
  13. 10修订历史记录

根据图 4-2 和图 4-3 中的结果，可以得出转换延迟 tCL 的近似值，如方程式 14 所示：

方程式 2. tCL ≈ x / ODR

其中

  • x 是 sinc 滤波器阶数，即表示法 sincx 中的 x
节 2中介绍的 ADS1261 转换延迟表说明了该关系。例如，使用 sinc1 滤波器时，20SPS ODR 的转换延迟为 50.43ms，约为 1 / ODR。相比之下，使用 sinc3 滤波器时，延迟为 150.4ms，约为 3 / ODR。不过，ADC 开销时间或可编程延迟等其他因素可能导致此关系出现偏斜。本文档将通篇详细介绍这些因素。

实际的 ADC 还可以看到数字滤波器对阶跃输入的响应行为。图 4-4 重现了 ADS1261 数据表中的图像，其中显示了当向单个输入通道施加阶跃输入（黑色）时，数据就绪 (DRDY) 引脚和 sinc3 输出（蓝色）的响应情况。

GUID-20220201-SS0I-HFD2-NZJQ-KJGHK16FQ80J-low.svg图 4-4 发生阶跃输入时的 ADS1261 DRDY 引脚行为

对于图 4-4，需要注意的是阶跃输入（红色所示）后立即生成的两个转换结果是旧数据和新数据的混合。不过，DRDY 仍会从高电平转换到低电平，以指示新的转换结果已就绪，尽管这些结果都包含不稳定的数据。换句话说，ADC 不会检测何时向选定通道施加了阶跃输入。相反，Δ-Σ 调制器会继续对输入进行采样，而且不管模拟信号是否发生重大变化，数字滤波器都会处理此信息。如图 4-4 所示，ADS1261 需要一些额外的 DRDY 转换，才能生成稳定的转换结果（绿色），具体取决于所选的滤波器类型。最后，用户必须手动确定阶跃输入，然后忽略后续的 DRDY 转换，直到稳定的转换结果变为可用。

另外还务必要考虑阶跃变化是否发生在转换过程期间，这可能导致额外的转换延迟。图 4-5 显示了就在转换周期 N+1 之前 单个通道 (CH1) 上发生的阶跃输入。图 4-6 显示了输入阶跃发生在转换周期 N+1 期间时的相同响应。

GUID-20220202-SS0I-7MQ7-JXFL-BZZKWKPXTTGZ-low.svg图 4-5 阶跃输入发生在转换周期前时的 Sinc3 滤波器响应
GUID-20220201-SS0I-9L7P-NMVK-3RNQ1PZGFRW9-low.svg图 4-6 阶跃输入发生在转换周期期间时的 Sinc3 滤波器响应

如图 4-6 所示，当阶跃输入发生在转换过程期间时，sinc3 滤波器实际上需要四个转换周期才能生成稳定的转换结果。之所以出现此额外延迟，是因为第一个数字滤波器级包含模拟输入为 –FS 和 +FS 时的采样数据。此信息实际上对准确地重现输入信号并无帮助，而且需要完全退出数字滤波器后，稳定的转换结果才会变为可用。对于 sinc3 滤波器，这需要三个完整的转换周期，稳定的数据才会出现在第四个转换周期结束时。

方程式 3 将考虑因素应用到方程式 14 并提供了模拟输入在转换过程中发生显著变化时 tCL 的近似值：

方程式 3. tCL ≈ (x + 1) / ODR

其中

  • x 是 sinc 滤波器阶数，即表示法 sincx 中的 x

为了避免读取不稳定的转换结果并增加转换延迟，请确保输入信号已稳定至其最终值，然后再开始转换过程。