3 Δ-Σ ADC 中是什么导致转换延迟？

本节简单介绍了 Δ-Σ ADC 的工作原理，有助于了解为什么此数据转换器架构在本质上会导致转换延迟。当转换开始触发时，Δ-Σ 调制器会使用高频时钟 f_MOD 持续对模拟输入进行过采样。调制器会以 f_MOD 输出数字位流，其中 1 的密度与输入信号成比例：当输入为负满量程误差 (–FS) 时，调制器输出全 0；当输入为正满量程 (+FS) 时，调制器输出全 1；而在这两个极限值之间时，则 1 和 0 会成一定比例。图 3-1 显示了如何向 Δ-Σ 调制器施加模拟输入信号（以黑色表示），这时调制器会使用以红色表示的高频调制器时钟来生成以绿色表示的数字位流。

图 3-1 任意模拟输入的 Δ-Σ 调制器位流输出

当图 3-1 中绿色调制器位流的每个位生成时，它会通过数字滤波器传播以求平均值并进行抽取。在定义明确的时钟周期后，会生成高分辨率输出。图 3-2 使用简化模型概括介绍了 Δ-Σ ADC 数字滤波器行为。

图 3-2 简化数字滤波器模型

图 3-2 中的模型具有 N 级，每级都一个紫色的延迟块 (DB_X) 和一个橙色的乘法器组成，而蓝色的求和点会聚合所有级中的信息来生成经过滤波和抽取的输出。当绿色位流的每个位进入滤波器时，它会一次通过延迟块一个调制器时钟周期 (t_MOD = 1 / f_MOD)。仅当序列中的第一个位到达最后一个延迟块时，数字滤波器才会生成经过滤波和抽取的蓝色输出。假设 ADC 会连续进行采样，此序列会在后续 t_MOD 周期期间重新开始，并在 N 个 t_MOD 周期过后生成下一个输出。因此，当数字滤波器具有 N 个延迟块和抽取率 N 时，转换周期 t_CP 可以通过方程式 1 计算得出：

方程式 1 和图 3-2 中的变量 N 通常是指过采样率 (OSR)。OSR 决定了一个转换周期内会对多少个样本一起求平均值。如方程式 1 所示，N (OSR) 的值越大，生成输出所需的时间就越长。不过，N (OSR) 值越大，由于会进行额外的求平均值，因此噪声通常会越小。

作为此行为的一个示例，图 3-3 显示了如何将图 3-1 中的红色调制器时钟和绿色位流施加于图 3-2 中的数字滤波器模型。在本例中，数字滤波器具有四个延迟块 (N = 4)，位流的前四个位具有任意值 1011b。

图 3-3 N = 4 时通过数字滤波器传播的调制器位流

如图 3-3 中第四个调制器周期所示，t_CP = 4 ∙ t_MOD，这就是位流到达本例中最后一个延迟块所需的时间。因此，数字滤波器的延迟块数量是导致 Δ-Σ ADC 转换延迟的主要因素。下一节对此主题进行了展开，使用图 3-2 中的数字滤波器模型分析了 Δ-Σ ADC 中常用的各种不同类型的低延迟滤波器，以及这些滤波器对模拟输入信号的响应情况。

本文并不对 Δ-Σ ADC 调制器操作和数字滤波器设计做进一步讨论。有关更多信息，请参阅 Δ-Σ ADC 中的数字滤波器类型 应用手册和 TI 高精度实验室 - ADC 内容。