ZHCABB1B August   2021  – January 2023 AM68 , AM68A , AM69 , AM69A , DRA821U , DRA829V , TDA4VM

 

  1.   摘要
  2.   商标
  3. 1引言
    1. 1.1 特性
      1. 1.1.1 支持的特性（版本 0.10.0）
      2. 1.1.2 不支持的特性（版本 0.10.0）
    2. 1.2 电子表格概述
      1. 1.2.1 输入工作表
      2. 1.2.2 输出工作表
      3. 1.2.3 其他工作表
    3. 1.3 默认 SDK 配置
  4. 2定制 DDR 配置
    1. 2.1 Config 工作表
      1. 2.1.1 系统配置
      2. 2.1.2 存储器突发配置
    2. 2.2 DRAMTiming 工作表
      1. 2.2.1 延迟参数
      2. 2.2.2 非延迟参数
    3. 2.3 IO 控制工作表
      1. 2.3.1 确定 IO 设置
      2. 2.3.2 处理器/DDR 控制器 IO
      3. 2.3.3 DRAM I/O
  5. 3软件注意事项
    1. 3.1 更新 U-Boot
      1. 3.1.1 更新 DDR 寄存器设置
      2. 3.1.2 更新源以设置可用存储器大小
    2. 3.2 更新 RTOS PDK
      1. 3.2.1 更新 DDR 寄存器设置
  6. 4疑难解答指南
    1. 4.1 主题/问题
      1. 4.1.1 主题 1
      2. 4.1.2 主题 2
      3. 4.1.3 主题 3
  7. 5参考文献
  8.   修订历史记录

2.3.2 处理器/DDR 控制器 IO

有关此部分每个参数的其他详细信息，请参阅以下列表：

  1. VREF 控制：VREF 控制参数影响 READ 周期期间的处理器数据 (DQ) 和频闪 (DQS) 输入/输出引脚的输入基准电压。
    1. 范围：此参数定义了后续参数“VDDQ 的百分比”可用的基准电压值的范围。此参数的推荐配置是“范围 0”。
    2. VDDQ 的百分比：此参数以 IO 电压百分比的方式定义了目标基准电压电平，vdds_ddr。建议将此参数配置为 DDR 上拉校准配置的一半。例如，如果 DDR 上拉校准设置为“VDDQ/3”，此参数应当设置为 [(1/3)/2] = VDDQ 的 16.67%。
    注： 正常操作期间使用的实际基准电压由 DDR 接口初始化期间执行的 VREF 训练算法的结果决定。
  2. 驱动强度：驱动强度参数影响 WRITE 周期期间处理器 DDR 引脚的电压摆幅和信号完整性。如GUID-4B78B8B7-300A-435E-B1BA-B14DBD2B65BB.html#GUID-4B78B8B7-300A-435E-B1BA-B14DBD2B65BB中所述，应当基于 IO 模型设置选择合适的值以实现最好的仿真结果。#GUID-4575B380-2655-4CCB-A8E1-C90C40842681/TABLE_QK4_B3P_YPB 说明了 IBIS IO 模型名称和相应驱动强度参数值之间的对应关系。
    表 2-1 Jacinto 7 DDR IO 驱动强度与 IBIS 模型的对应关系
    工具参数 IO 模型 (1)(2) 相应的参数值
    驱动器上拉 lpddr4_ocd_240p_240n 240Ω
    lpddr4_ocd_120p_120n 120Ω
    lpddr4_ocd_80p_80n 80Ω
    lpddr4_ocd_60p_60n 60Ω
    lpddr4_ocd_48p_48n 48Ω
    lpddr4_ocd_40p_40n 40Ω
    lpddr4_ocd_120pd_60p_40n(3) 不支持
    lpddr4_ocd_120pd_48p_40n(3) 不支持
    驱动器下拉 lpddr4_ocd_240p_240n 240Ω
    lpddr4_ocd_120p_120n 120Ω
    lpddr4_ocd_80p_80n 80Ω
    lpddr4_ocd_60p_60n 60Ω
    lpddr4_ocd_48p_48n 48Ω
    lpddr4_ocd_40p_40n 40Ω
    lpddr4_ocd_120pd_60p_40n(3) 不支持
    lpddr4_ocd_120pd_48p_40n(3) 不支持
    (1) 模型名称基于 IBIS 文件 j7es_v0p2.ibs、DRA829 和 TDA4VM IBIS 文件。IO 模型名称对于不同的 Jacinto 7 处理器应相同，但仿真必须使用正确的处理器 IBIS 模型，它可从相应的产品主页获得。
    (2) 模型名称也用于表示模型的版本差别（以 _diff 结尾的模型）
    (3) Jacinto 7 DDRSS 寄存器配置工具当前不支持此 IO 模型。
  3. 端接：端接参数影响 READ 周期期间处理器 DDR 引脚的电压摆幅和信号完整性。如GUID-4B78B8B7-300A-435E-B1BA-B14DBD2B65BB.html#GUID-4B78B8B7-300A-435E-B1BA-B14DBD2B65BB中所述，应当基于 IO 模型设置选择合适的值以实现最好的仿真结果。#GUID-4575B380-2655-4CCB-A8E1-C90C40842681/GUID-AFDC57EB-5D2A-45FF-9919-294FAF3FDE9C 说明了 IBIS IO 模型名称和相应端接参数值之间的对应关系。
    表 2-2 Jacinto 7 DDR IO 端接与 IBIS 模型的对应关系
    工具参数 IO 模型 (1)(2) 相应的参数值
    ODT 上拉 lpddr4_odt_240 高阻态
    lpddr4_odt_120 高阻态
    lpddr4_odt_80 高阻态
    lpddr4_odt_60 高阻态
    lpddr4_odt_48 高阻态
    lpddr4_odt_40 高阻态
    lpddr4_odt_off 高阻态
    ODT 下拉 lpddr4_odt_240 240Ω
    lpddr4_odt_120 120Ω
    lpddr4_odt_80 80Ω
    lpddr4_odt_60 60Ω
    lpddr4_odt_48 48Ω
    lpddr4_odt_40 40Ω
    lpddr4_odt_off 高阻态
    (1) 模型名称基于 IBIS 文件 j7es_v0p2.ibs、DRA829 和 TDA4VM IBIS 文件。IO 模型名称对于不同的 Jacinto 7 处理器应相同，但仿真必须使用正确的处理器 IBIS 模型，它可从相应的产品主页获得。
    (2) 模型名称也用于表示模型的版本差别（以 _diff 结尾的模型）