ZHCABB1B August   2021  – January 2023 AM68 , AM68A , AM69 , AM69A , DRA821U , DRA829V , TDA4VM

 

  1.   摘要
  2.   商标
  3. 1引言
    1. 1.1 特性
      1. 1.1.1 支持的特性（版本 0.10.0）
      2. 1.1.2 不支持的特性（版本 0.10.0）
    2. 1.2 电子表格概述
      1. 1.2.1 输入工作表
      2. 1.2.2 输出工作表
      3. 1.2.3 其他工作表
    3. 1.3 默认 SDK 配置
  4. 2定制 DDR 配置
    1. 2.1 Config 工作表
      1. 2.1.1 系统配置
      2. 2.1.2 存储器突发配置
    2. 2.2 DRAMTiming 工作表
      1. 2.2.1 延迟参数
      2. 2.2.2 非延迟参数
    3. 2.3 IO 控制工作表
      1. 2.3.1 确定 IO 设置
      2. 2.3.2 处理器/DDR 控制器 IO
      3. 2.3.3 DRAM I/O
  5. 3软件注意事项
    1. 3.1 更新 U-Boot
      1. 3.1.1 更新 DDR 寄存器设置
      2. 3.1.2 更新源以设置可用存储器大小
    2. 3.2 更新 RTOS PDK
      1. 3.2.1 更新 DDR 寄存器设置
  6. 4疑难解答指南
    1. 4.1 主题/问题
      1. 4.1.1 主题 1
      2. 4.1.2 主题 2
      3. 4.1.3 主题 3
  7. 5参考文献
  8.   修订历史记录

1.1.1 支持的特性（版本 0.10.0）

  • 以下 TI 处理器器件型号的 DDR 接口：DRA821x、DRA829x、TDA4AH、TDA4AL、TDA4AP、TDA4VE、TDA4VH、TDA4VL、TDA4VM、TDA4VP
  • DDR 存储器类型：LPDDR4
  • DDR 总线宽度：32 位或 16 位
  • 单等级或双等级 LPDDR4 存储器
  • IO 驱动强度/端接定制
  • 可配置 DDR 时序参数
  • DRAM 初始化期间启用 DDRSS 硬件训练算法，包括：
    • 控制器/PHY 的 IO 校准
    • 命令总线训练，包括在 DRAM 的 MR12 中编程的基准电压
    • 写入矫正
    • 读取 DQS 栅极训练
    • 读取数据眼 (DQ) 训练，包括控制器/PHY 的基准电压
    • 写入数据眼 (DQ) 训练，包括在 DRAM 的 MR14 中编程的基准电压
  • 在正常操作期间启用以下 DDRSS 硬件周期训练算法：
    • 写入数据眼 (DQ) 训练，不包括基准电压
    • ZQ 校准
  • 非 2 的幂 LPDDR4 密度（例如：3Gb、6Gb、12Gb）
  • 数据总线反转