ZHCSUJ5 March 2025 TPS1689
ADVANCE INFORMATION
电源正常是一个高电平数字输出,当器件处于稳定状态并且能够提供最大功率时,该输出被置为有效高电平以指示这种情况。
事件或条件 | FET 状态 | PG 引脚状态 | PG 延迟 |
|---|---|---|---|
器件禁用 (VEN < VUVLO) | 关闭 | L | tPGD |
| VIN 欠压(VIN < VUVP 或 VIN < VIN_UV_FLT) | 关闭 | L | |
| VDD 欠压 (VDD < VUVP ) | 关闭 | L | |
VIN 过压 (VIN > VIN_OV_FLT) | 关闭 | L | tPGD |
稳定状态 | 打开 | H | tPGA |
浪涌 | 打开 | L | tPGA |
瞬态过流 | 打开 | H | 不适用 |
断路器(持续过流,随后 OC_TIMER 到期) | 关闭 | L | tOC_TIMER + tPGD |
快速跳变 | 关闭 | L (VOUT < VOUT_PGTH) H (VOUT > VOUT_PGTH) | tPGD 不适用 |
过热 | 关断 | L | tPGD |
上电后,PG 最初被拉至低电平。器件启动一个浪涌序列,在此序列中,栅极驱动器电路开始从内部电荷泵对栅极电容充电。当 FET 栅极电压达到完全过驱时(指示浪涌序列已完成并且器件能够提供全功率),PG 引脚在抗尖峰脉冲时间 (tPGA) 后被置为高电平有效。通过设置 DEVICE_CONFIG 寄存器中的 PG_DVDT_DLY 位,选择性地增加 PG 生效延迟。
如果输出电压在正常运行期间的任意时刻降至阈值以下或器件检测到故障(短路除外),则 PG 会失效。PG 失效阈值可通过 VOUT_PGTH 寄存器进行数字编程。PG 置为无效抗尖峰脉冲时间为 tPGD。
PG 为漏极开路引脚,必须上拉至外部电源。
当器件未通电时,PG 引脚应保持低电平。不过,在这种情况下,没有有源下拉来将该引脚一直驱动至 0V。如果 PG 引脚被上拉至即使器件未通电也存在的独立电源,则此引脚上可能会出现一个小电压,具体取决于引脚灌电流,这是上拉电源电压和电阻的函数。尽可能减小灌电流,以使该引脚电压保持在足够低的水平,使得在此情况下不会被相关的外部电路检测为逻辑高电平。