ZHCSRC3B December   2022  – March 2025 IWRL6432

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 功能方框图
  6. 5 器件比较
    1. 5.1 相关产品
  7. 6 终端配置和功能
    1. 6.1 引脚图
    2. 6.2 信号说明
      1.      11
      2.      12
      3.      13
      4.      14
      5.      15
      6.      16
      7.      17
      8.      18
      9.      19
      10.      20
      11.      21
      12.      22
      13.      23
      14.      24
      15.      25
      16.      26
      17.      27
    3.     28
  8. 7 规格
    1. 7.1  绝对最大额定值
    2. 7.2  ESD 等级
    3. 7.3  上电小时数 (POH)
    4. 7.4  建议运行条件
    5. 7.5  一次性可编程 (OTP) 电子保险丝的 VPP 规格
      1. 7.5.1 建议的 OTP eFuse 编程操作条件
      2. 7.5.2 硬件要求
      3. 7.5.3 对硬件保修的影响
    6. 7.6  电源规格
      1. 7.6.1 低功耗 3.3V I/O 拓扑
      2. 7.6.2 BOM 优化的 3.3V I/O 拓扑
      3. 7.6.3 低功耗 1.8V I/O 拓扑
      4. 7.6.4 BOM 优化的 1.8V I/O 拓扑
      5. 7.6.5 系统拓扑
        1. 7.6.5.1 电源拓扑
          1. 7.6.5.1.1 BOM 优化模式
          2. 7.6.5.1.2 低功耗模式
      6. 7.6.6 BOM 优化型拓扑的内部 LDO 输出去耦电容器和布局条件
        1. 7.6.6.1 单电容器轨
          1. 7.6.6.1.1 1.2V 数字 LDO
        2. 7.6.6.2 双电容器轨
          1. 7.6.6.2.1 1.2V 射频 LDO
          2. 7.6.6.2.2 1.2V SRAM LDO
          3. 7.6.6.2.3 1.0V 射频 LDO
      7. 7.6.7 噪声和纹波规格
    7. 7.7  节电模式
      1. 7.7.1 功耗典型数值
    8. 7.8  每个电压轨的峰值电流要求
    9. 7.9  射频规格
    10. 7.10 支持的 DFE 特性
    11. 7.11 CPU 规格
    12. 7.12 热阻特性
    13. 7.13 时序和开关特性
      1. 7.13.1  电源时序和复位时序
      2. 7.13.2  同步帧触发
      3. 7.13.3  输入时钟和振荡器
        1. 7.13.3.1 时钟规格
      4. 7.13.4  多通道缓冲/标准串行外设接口 (McSPI)
        1. 7.13.4.1 McSPI 特性
        2. 7.13.4.2 SPI 时序条件
        3. 7.13.4.3 SPI - 控制器模式
          1. 7.13.4.3.1 SPI 的时序和开关要求 - 控制器模式
          2. 7.13.4.3.2 SPI 输出时序的时序和开关特性 - 控制器模式
        4. 7.13.4.4 SPI - 外设模式
          1. 7.13.4.4.1 SPI 的时序和开关要求 — 外设模式
          2. 7.13.4.4.2 SPI 输出时序的时序和开关特性 - 次级模式
      5. 7.13.5  RDIF 接口配置
        1. 7.13.5.1 RDIF 接口时序
        2. 7.13.5.2 RDIF 数据格式
      6. 7.13.6  通用输入/输出
        1. 7.13.6.1 输出时序的开关特性与负载电容 (CL) 间的关系
      7. 7.13.7  控制器局域网 - 灵活数据速率 (CAN-FD)
        1. 7.13.7.1 CANx TX 和 RX 引脚的动态特性
      8. 7.13.8  串行通信接口 (SCI)
        1. 7.13.8.1 SCI 时序要求
      9. 7.13.9  内部集成电路接口 (I2C)
        1. 7.13.9.1 I2C 时序要求
      10. 7.13.10 四线串行外设接口 (QSPI)
        1. 7.13.10.1 QSPI 时序条件
        2. 7.13.10.2 QSPI 输入（读取）时序的时序要求
        3. 7.13.10.3 QSPI 开关特性
      11. 7.13.11 JTAG 接口
        1. 7.13.11.1 JTAG 时序条件
        2. 7.13.11.2 IEEE 1149.1 JTAG 的时序要求
        3. 7.13.11.3 IEEE 1149.1 JTAG 在推荐工作条件下的开关特性
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 子系统
      1. 8.3.1 射频 (RF) 和模拟子系统
      2. 8.3.2 时钟子系统
      3. 8.3.3 发送子系统
      4. 8.3.4 接收子系统
      5. 8.3.5 处理器子系统
      6. 8.3.6 主机接口
      7. 8.3.7 应用子系统 Cortex-M4F
      8. 8.3.8 硬件加速器 (HWA1.2) 特性
        1. 8.3.8.1 HWA1.1 和 HWA1.2 之间的硬件加速器特性差异
    4. 8.4 其他子系统
      1. 8.4.1 用于用户应用的 GPADC 通道（服务）
      2. 8.4.2 GPADC 参数
    5. 8.5 存储器分区示例
    6. 8.6 引导模式
  10. 9 监控和诊断
  11. 10应用、实施和布局
    1. 10.1 应用信息
    2. 10.2 参考原理图
  12. 11器件和文档支持
    1. 11.1 器件命名规则
    2. 11.2 工具与软件
    3. 11.3 文档支持
    4. 11.4 支持资源
    5. 11.5 商标
    6. 11.6 静电放电警告
    7. 11.7 术语表
  13. 12修订历史记录
  14. 13机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
  • AMF|102
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.9 射频规格

在建议的工作条件下测得（除非另有说明）
参数 最小值 典型值 最大值 单位
接收器 噪声系数 57GHz 至 63.9GHz 11 dB
1dB 压缩点（带外）(1) -9 dBm
最大增益 40 dB
增益范围 10 dB
增益阶跃大小 2 dB
中频带宽(2) 5 MHz
ADC 采样速率（实数） 12.5 Msps
ADC 分辨率 12 位
S11 -10 dB
发送器 输出功率 11 dBm
电源退避范围 26 dB
S11 -10 dB
时钟子系统 频率范围 57 63.9 GHz
斜坡速率 400 MHz/µs
1MHz 偏移时的相位噪声 57GHz 至 63.9GHz -89 dBc/Hz
(1) 1dB 压缩点（带外）是通过以低于最低 HPF 截止频率馈送连续波音调来测量的。
(2) 模拟中频 (IF) 级包括高通滤波，具有可配置的一阶高通转角频率。可用的 HPF 角集总结如下：
可用 HPF 转角频率 (kHz)
175、350、700、1400
通过数字基带执行的滤波旨在提供小于 ±0.5dB 的通带纹波/压降。

图 7-6 展示了与编程的接收器增益相关的噪声系数和带内 P1dB 参数的变化。

IWRL6432 噪声系数、带内 P1dB 与接收器增益间的关系图 7-6 噪声系数、带内 P1dB 与接收器增益间的关系