ZHCSRC3B December   2022  – March 2025 IWRL6432

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 功能方框图
  6. 5 器件比较
    1. 5.1 相关产品
  7. 6 终端配置和功能
    1. 6.1 引脚图
    2. 6.2 信号说明
      1.      11
      2.      12
      3.      13
      4.      14
      5.      15
      6.      16
      7.      17
      8.      18
      9.      19
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    3.     28
  8. 7 规格
    1. 7.1  绝对最大额定值
    2. 7.2  ESD 等级
    3. 7.3  上电小时数 (POH)
    4. 7.4  建议运行条件
    5. 7.5  一次性可编程 (OTP) 电子保险丝的 VPP 规格
      1. 7.5.1 建议的 OTP eFuse 编程操作条件
      2. 7.5.2 硬件要求
      3. 7.5.3 对硬件保修的影响
    6. 7.6  电源规格
      1. 7.6.1 低功耗 3.3V I/O 拓扑
      2. 7.6.2 BOM 优化的 3.3V I/O 拓扑
      3. 7.6.3 低功耗 1.8V I/O 拓扑
      4. 7.6.4 BOM 优化的 1.8V I/O 拓扑
      5. 7.6.5 系统拓扑
        1. 7.6.5.1 电源拓扑
          1. 7.6.5.1.1 BOM 优化模式
          2. 7.6.5.1.2 低功耗模式
      6. 7.6.6 BOM 优化型拓扑的内部 LDO 输出去耦电容器和布局条件
        1. 7.6.6.1 单电容器轨
          1. 7.6.6.1.1 1.2V 数字 LDO
        2. 7.6.6.2 双电容器轨
          1. 7.6.6.2.1 1.2V 射频 LDO
          2. 7.6.6.2.2 1.2V SRAM LDO
          3. 7.6.6.2.3 1.0V 射频 LDO
      7. 7.6.7 噪声和纹波规格
    7. 7.7  节电模式
      1. 7.7.1 功耗典型数值
    8. 7.8  每个电压轨的峰值电流要求
    9. 7.9  射频规格
    10. 7.10 支持的 DFE 特性
    11. 7.11 CPU 规格
    12. 7.12 热阻特性
    13. 7.13 时序和开关特性
      1. 7.13.1  电源时序和复位时序
      2. 7.13.2  同步帧触发
      3. 7.13.3  输入时钟和振荡器
        1. 7.13.3.1 时钟规格
      4. 7.13.4  多通道缓冲/标准串行外设接口 (McSPI)
        1. 7.13.4.1 McSPI 特性
        2. 7.13.4.2 SPI 时序条件
        3. 7.13.4.3 SPI - 控制器模式
          1. 7.13.4.3.1 SPI 的时序和开关要求 - 控制器模式
          2. 7.13.4.3.2 SPI 输出时序的时序和开关特性 - 控制器模式
        4. 7.13.4.4 SPI - 外设模式
          1. 7.13.4.4.1 SPI 的时序和开关要求 — 外设模式
          2. 7.13.4.4.2 SPI 输出时序的时序和开关特性 - 次级模式
      5. 7.13.5  RDIF 接口配置
        1. 7.13.5.1 RDIF 接口时序
        2. 7.13.5.2 RDIF 数据格式
      6. 7.13.6  通用输入/输出
        1. 7.13.6.1 输出时序的开关特性与负载电容 (CL) 间的关系
      7. 7.13.7  控制器局域网 - 灵活数据速率 (CAN-FD)
        1. 7.13.7.1 CANx TX 和 RX 引脚的动态特性
      8. 7.13.8  串行通信接口 (SCI)
        1. 7.13.8.1 SCI 时序要求
      9. 7.13.9  内部集成电路接口 (I2C)
        1. 7.13.9.1 I2C 时序要求
      10. 7.13.10 四线串行外设接口 (QSPI)
        1. 7.13.10.1 QSPI 时序条件
        2. 7.13.10.2 QSPI 输入（读取）时序的时序要求
        3. 7.13.10.3 QSPI 开关特性
      11. 7.13.11 JTAG 接口
        1. 7.13.11.1 JTAG 时序条件
        2. 7.13.11.2 IEEE 1149.1 JTAG 的时序要求
        3. 7.13.11.3 IEEE 1149.1 JTAG 在推荐工作条件下的开关特性
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 子系统
      1. 8.3.1 射频 (RF) 和模拟子系统
      2. 8.3.2 时钟子系统
      3. 8.3.3 发送子系统
      4. 8.3.4 接收子系统
      5. 8.3.5 处理器子系统
      6. 8.3.6 主机接口
      7. 8.3.7 应用子系统 Cortex-M4F
      8. 8.3.8 硬件加速器 (HWA1.2) 特性
        1. 8.3.8.1 HWA1.1 和 HWA1.2 之间的硬件加速器特性差异
    4. 8.4 其他子系统
      1. 8.4.1 用于用户应用的 GPADC 通道（服务）
      2. 8.4.2 GPADC 参数
    5. 8.5 存储器分区示例
    6. 8.6 引导模式
  10. 9 监控和诊断
  11. 10应用、实施和布局
    1. 10.1 应用信息
    2. 10.2 参考原理图
  12. 11器件和文档支持
    1. 11.1 器件命名规则
    2. 11.2 工具与软件
    3. 11.3 文档支持
    4. 11.4 支持资源
    5. 11.5 商标
    6. 11.6 静电放电警告
    7. 11.7 术语表
  13. 12修订历史记录
  14. 13机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
  • AMF|102
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.13.3.1 时钟规格

需要外部时钟源（即 CLKP 需要一个 40MHz 晶体或外部振荡器）来进行初始启动并作为器件中托管的内部 APLL 的参考。连接到器件引脚的外部晶体图 7-10 显示了晶体的实现情况。

IWRL6432 晶体实现方式图 7-10 晶体实现方式
注：

应该选择图 7-10 中的负载电容器 Cf1 和 Cf2，以满足方程式 1 的要求。公式中的 CL 是晶体制造商指定的负载。用于实现振荡器电路的所有分立式元件应尽可能靠近关联的振荡器 CLKP 和 CLKM 引脚放置。

方程式 1. IWRL6432

表 7-17 列出了时钟晶体的电气特性。

表 7-17 晶体电气特性（振荡器模式）
名称 说明 最小值 典型值 最大值 单位
fP 并联谐振晶体频率 40 MHz
CL 晶体负载电容 5 8 12 pF
ESR 晶体 ESR 50 Ω
温度范围 预期工作温度范围 -40 105 °C
频率容差 晶体频率容差(1)(2)(3) -200 200 ppm
驱动电平 50 200 µW
(1) 晶体制造商的规格必须满足此要求。
(2) 包括晶体的初始容差、温漂、老化以及由于负载电容不正确而导致的频率牵引。
(3) 晶体容差会影响雷达传感器精度。

如果将外部时钟用作时钟资源，则信号仅馈送到 CLKP 引脚；CLKM 接地。当 40MHz 时钟由外部馈送时，相位噪声要求非常重要。表 7-18列出了外部时钟信号的电气特性。

表 7-18 外部时钟模式规格
参数 规格 单位
最小值 典型值 最大值
输入时钟：
外部交流耦合正弦波或直流耦合方波相位噪声，以 40MHz 为基准		 频率 40 MHz
交流振幅 700 1200 mV (pp)
DCVil 0.00 0.20 V
DCVih 1.6 1.95 V
1kHz 时的相位噪声 -132 dBc/Hz
10kHz 时的相位噪声 -143 dBc/Hz
100kHz 时的相位噪声 -152 dBc/Hz
1MHz 时的相位噪声 -153 dBc/Hz
占空比 35 65 %
频率容差 -200 200 ppm