ZHCSKM7I December   2019  – August 2025 DP83826E , DP83826I

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 模式比较表
  6. 5 引脚配置和功能（增强模式）
  7. 6 引脚配置和功能（基本模式）
  8. 7 规格
    1. 7.1 绝对最大额定值
    2. 7.2 ESD 等级
    3. 7.3 建议运行条件
    4. 7.4 热性能信息
    5. 7.5 电气特性
    6. 7.6 时序要求
    7. 7.7 时序图
    8. 7.8 典型特性
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1  自动协商（速度/双工选择）
      2. 8.3.2  自动 MDIX 分辨率
      3. 8.3.3  节能以太网
        1. 8.3.3.1 EEE 概述
        2. 8.3.3.2 EEE 协商
      4. 8.3.4  旧 MAC 的 EEE 不支持 802.3az
      5. 8.3.5  局域网唤醒数据包检测
        1. 8.3.5.1 魔术包结构
        2. 8.3.5.2 魔术包示例
        3. 8.3.5.3 局域网唤醒配置和状态
      6. 8.3.6  低功耗模式
        1. 8.3.6.1 主动睡眠
        2. 8.3.6.2 IEEE 断电
        3. 8.3.6.3 深度断电状态
      7. 8.3.7  RMII 中继器模式
      8. 8.3.8  时钟输出
      9. 8.3.9  媒体独立接口 (MII)
      10. 8.3.10 简化媒体独立接口 (RMII)
      11. 8.3.11 串行管理接口
        1. 8.3.11.1 扩展寄存器空间访问
        2. 8.3.11.2 写入地址操作
        3. 8.3.11.3 读取地址操作
        4. 8.3.11.4 写入（无后增量）操作
        5. 8.3.11.5 读取（无后增量）操作
        6. 8.3.11.6 示例写入操作（无后增量）
      12. 8.3.12 100BASE-TX
        1. 8.3.12.1 100BASE-TX 变送器
          1. 8.3.12.1.1 代码组编码和注入
          2. 8.3.12.1.2 扰频器
          3. 8.3.12.1.3 NRZ 到 NRZI 编码器
          4. 8.3.12.1.4 二进制到 MLT-3 转换器
        2. 8.3.12.2 100BASE-TX 接收器
      13. 8.3.13 10BASE-Te
        1. 8.3.13.1 静噪
        2. 8.3.13.2 正常链路脉冲检测和生成
        3. 8.3.13.3 Jabber
        4. 8.3.13.4 工作链路链极性检测和校正
      14. 8.3.14 环回模式
        1. 8.3.14.1 近端环回
        2. 8.3.14.2 MII 环回
        3. 8.3.14.3 PCS 环回
        4. 8.3.14.4 数字环回
        5. 8.3.14.5 模拟环回
        6. 8.3.14.6 远端（反向）环回
      15. 8.3.15 BIST 配置
      16. 8.3.16 电缆诊断
        1. 8.3.16.1 时域反射法 (TDR)
      17. 8.3.17 快速链路丢失功能
      18. 8.3.18 LED 和 GPIO 配置
    4. 8.4 编程
      1. 8.4.1 硬件自举配置
        1. 8.4.1.1 自举配置（增强模式）
        2. 8.4.1.2 Strap 配置（基本模式）
    5. 8.5 寄存器映射
      1. 8.5.1 DP83826 寄存器
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 双绞线接口 (TPI) 网络电路
      2. 9.2.2 变压器推荐
      3. 9.2.3 电容直流阻断
      4. 9.2.4 设计要求
        1. 9.2.4.1 时钟要求
          1. 9.2.4.1.1 振荡器
          2. 9.2.4.1.2 晶体
      5. 9.2.5 详细设计过程
        1. 9.2.5.1 MII 布局指南
        2. 9.2.5.2 RMII 布局指南
        3. 9.2.5.3 MDI 布局指南
      6. 9.2.6 应用曲线
    3. 9.3 电源相关建议
    4. 9.4 布局
      1. 9.4.1 布局指南
        1. 9.4.1.1 信号布线
        2. 9.4.1.2 返回路径
        3. 9.4.1.3 变压器布局
        4. 9.4.1.4 金属浇注
        5. 9.4.1.5 PCB 层堆叠
          1. 9.4.1.5.1 布局示例
  11. 10器件和文档支持
    1. 10.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.6 时序要求

(1)
参数 最小值 标称值 最大值 单位
上电时序
T1 电压斜坡持续时间（0% 至 100% VDDIO） 0.5 50 ms
T2 电源时序控制 VDDA3V3，后跟 VDDIO 或 VDDIO，后跟 VDDA3V3 (2) (4) 0 200 ms
T3 电压斜坡持续时间（VDDA3V3 的 0% 至 100%） 0.5 50 ms
T4 POR 释放时间/加电至 SMI 就绪：用于寄存器访问的前导码前上电稳定时间 50 ms
T5 加电至 FLP 1500 ms
VDDA3V3 上的基座电压，电源斜升前的 VDDIO 0.3 V
复位时序
T1 复位脉冲宽度：能够复位的最小复位脉冲宽度（无消抖电容） 25 µs
T2 重置为 SMI 就绪：用于寄存器访问的前导码前复位后稳定时间 2 ms
T3 到 FLP 的复位 1500 ms
重置为 100M 信令（搭接模式） 0.5 ms
重置为 RMII 主时钟 0.2 ms
快速链路脉冲时序
T1 时钟脉冲到时钟脉冲周期 111 125 139 μs
T2 时钟脉冲到数据脉冲周期 55.5 62.5 69.5 μs
T3 时钟/数据脉冲宽度 104 ns
T4 FLP 突发到 FLP 突发周期 8 16 24 ms
T5 FLP 突发宽度 2 ms
突发宽度脉冲 17 33
链路接通时序
使用搭接启用快速链路丢失，150 米电缆 10 µs
使用模式 1 的快速链路丢失时间（信号/能量损失指示） 10 µs
使用模式 2 的快速链路丢失时间（低 SNR 阈值）(5) 10 µs
使用模式 3 的快速链路丢失时间（MLT3 错误计数）(5) 10 µs
使用模式 4 的快速链路丢失时间（RX 错误计数） 10 µs
使用模式 5 的快速链路丢失时间（解码器链路丢失）(5) 11 µs
100M EEE 时序
睡眠时间 210 µs
静态时间 20 ms
唤醒时间 (Tw_sys_tx)  36 µs
刷新时间 200 µs
100M MII 接收时序
T1 RX_CLK 高电平/低电平时间 16 20 24 ns
T2 RX_D[3:0]、RX_ER、RX_DV 相对于 RX_CLK 上升的延迟时间 20 28 ns
100M MII 传输时序
T1 TX_CLK 高电平/低电平时间 16 20 24 ns
T2 TX_D[3:0]，TX_ER、TX_EN 设置为 TX_CLK 10 ns
T3 TX_D[3:0]、TX_ER、TX_EN 相对于 TX_CLK 的保持时间 0 ns
10M MII 接收时序
T1 RX_CLK 高电平/低电平时间(3) 160 200 240 ns
T2 RX_D[3:0]、RX_ER、RX_DV 相对于 RX_CLK 上升的延迟时间(3) 100 300 ns
10M MII 传输时序
T1 TX_CLK 高电平/低电平时间 190 200 210 ns
T2 TX_D[3:0]，TX_ER、TX_EN 设置为 TX_CLK 25 ns
T3 TX_D[3:0]、TX_ER、TX_EN 相对于 TX_CLK 的保持时间 0 ns
100M RMII 主时序 
RMII 主时钟周期 20 ns
RMII 主时钟占空比 35 65 %
100M RMII 从模式时序
T2 TX_D[1:0]，TX_ER、TX_EN 设置为基准时钟上升  请参阅 RMII 发送时序。 4 ns
T3 TX_D[1:0]、TX_ER、TX_EN 相对于基准时钟上升的保持时间。请参阅 RMII 发送时序。 2 ns
T4 RX_D[1:0]、RX_ER、CRS_DV 相对于基准时钟上升的延迟时间。请参阅 RMII 接收时序。 4 14 ns
SMI 时序
T1 MDC 至 MDIO（输出）延迟时间 0 13 ns
T2 MDIO（输入）至 MDC 建立时间 10 ns
T3 MDIO（输入）至 MDC 保持时间 10 ns
T4 MDC 频率 2.5 24 MHz
输出时钟时序（50M RMII 主时钟）
频率 (PPM) 50 ppm
抖动（长期 500 个周期） 450 ps
上升/下降时间 5 ns
占空比 40 60 %
输出时钟时序（25M 时钟输出）
频率 (PPM) 50 ppm
占空比 35 65 %
上升时间 4000 ps
下降时间 5000 ps
抖动（长期：500 个周期）  300 ps
抖动（短期） 250 ps
频率 25 MHz
25MHz 输入时钟容差
频率容差（与 ElectChar_Sections 中的“PLL 输出频率 PPM”相同） -50 50 ppm
上升/下降时间 5 ns
抖动容差 (RMS) 50 ps
1kHz 时的输入相位噪声 -98 dBc/Hz
10kHz 时的输入相位噪声 -113 dBc/Hz
100kHz 时的输入相位噪声 -113 dBc/Hz
1MHz 时的输入相位噪声 -113 dBc/Hz
10MHz 时的输入相位噪声 -113 dBc/Hz
占空比 40 60 %
50MHz 输入时钟容差
频率容差 -50 50 ppm
上升/下降时间 5 ns
抖动容差 (RMS) 50 ps
源自相位噪声的抖动容差长期抖动（100,000 个周期） ps
1kHz 时的输入相位噪声 -87 dBc/Hz
10kHz 时的输入相位噪声 -107 dBc/Hz
100kHz 时的输入相位噪声 -107 dBc/Hz
1MHz 时的输入相位噪声 -107 dBc/Hz
10MHz 时的输入相位噪声 -107 dBc/Hz
占空比 40 60 %
延迟时序
MII 100M Tx（MII 到 MDI）：上升沿 TX_CLK 在 MDI 上置位 TX_EN 至 SSD 符号、启用 FAST RX_DV、100 米电缆 38 40 ns
MII 100 Rx（MDI 到 MII）：MDI 上的 SSD 符号到 RX_CLK 的上升沿、RX_DV 置位、启用 FAST RX_DV、100 米电缆 166 170 ns
MII 10M Tx（MII 到 MDI）：在 MDI 上设置 TX_EN 至 SSD 符号的上升沿 TX_CLK 540 ns
RMII 从模式 100M Tx（RMII 到 MDI）：从模式 RMII 上升沿 XI 时钟，在 MDI 上置位 TX_EN 至 SSD 符号，启用 FAST RX_DV，100 米电缆 88 96 ns
RMII 主模式 100M Tx（RMII 到 MDI）：RMII 主模式上升沿时钟在 MDI 上置位 TX_EN 至 SSD 符号、启用 FAST RX_DV、100 米电缆 88 96 ns
RMII 从模式 10M Tx（RMII 到 MDI）：RMII 从模式上升沿 XI 时钟在 MDI 上置位 TX_EN 至 SSD 符号 1360 ns
RMII 主模式 10M Tx（RMII 到 MDI）：RMII 主模式上升沿时钟在 MDI 上置位 TX_EN 至 SSD 符号  1360 ns
MII 10M Rx（MDI 至 MII）：MDI 上的 SSD 符号到 RX_CLK 的上升沿、RX_DV 置位、启用 FAST RX_DV、100 米电缆 1640 ns
RMII 从模式 100M Rx（MDI 到 RMII）：MDI 上的 SSD 符号到 XI 时钟的 RMII 从模式上升沿、CRS_DV 置位、启用 FAST RX_DV、100 米电缆 268 288 ns
RMII 主模式 100M Rx（MDI 到 RMII）：MDI 上的 SSD 符号到主时钟的主 RMII 上升沿、CRS_DV 置位 252 270 ns
RMII 从模式 10M（MDI 至 RMII）：MDI 上的 SSD 符号到 CRS_DV 置位的 XI 时钟从模式 RMII 上升沿 (10M) 2110
2152 ns
RMII 主模式 10M（MDI 至 RMII）：MDI 上的 SSD 符号到 CRS_DV 置位的时钟主模式 RMII 上升沿 (10M) 2110 2152 ns
MII：XI 至 TXCLK 相位差（跨复位、下电上电） 0 2 4 ns
(1) 根据设计、生产或特性测试验证
(2) 时钟应在电源的功率斜升开始时可用。如果时钟被延迟，在 POR 完成后需要额外的 RESET_N。可在 100µs 的时钟稳定和 POR 完成后启动复位。
(3) 在接收数据的第一个半字节时，PHY 从本地时钟源切换到恢复时钟源，导致 RX_CLK 延长并影响 RX_CLK 到 RX_DV 延迟
(4) VDDIO 或 AVDD 电源都可以一起斜升，也可以将其中任何一个电源的斜升延迟至最大值）
(5) 启用 Rx_Error 计数或信号/能量损耗指示以满足最大限制要求