ZHCSIC5D June   2018  – March 2026 DLPC3479

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电源电气特性
    6. 5.6  引脚电气特性
    7. 5.7  内部上拉和下拉电阻电气特性
    8. 5.8  DMD SubLVDS 接口电气特性
    9. 5.9  DMD 低速接口电气特性
    10. 5.10 系统振荡器时序要求
    11. 5.11 电源和复位时序要求
    12. 5.12 并行接口帧时序要求
    13. 5.13 并行接口一般时序要求
    14. 5.14 闪存接口时序要求
    15. 5.15 其他时序要求
    16. 5.16 DMD SubLVDS 接口开关特性
    17. 5.17 DMD 停止开关特性
    18. 5.18 芯片组元件使用规格
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  输入源要求
        1. 6.3.1.1 支持的分辨率和帧速率
        2. 6.3.1.2 3D 显示
        3. 6.3.1.3 并行接口
          1. 6.3.1.3.1 PDATA 总线 — 并行接口位映射模式
      2. 6.3.2  图形显示
        1. 6.3.2.1 外部图形模式
          1. 6.3.2.1.1 8 位单色图形
          2. 6.3.2.1.2 1 位单色图形
        2. 6.3.2.2 内部图形模式
          1. 6.3.2.2.1 自由运行模式
          2. 6.3.2.2.2 触发模式
      3. 6.3.3  器件启动
      4. 6.3.4  SPI 闪存
        1. 6.3.4.1 SPI 闪存接口
        2. 6.3.4.2 SPI 闪存编程
      5. 6.3.5  I2C 接口
      6. 6.3.6  内容自适应照明控制 (CAIC)
      7. 6.3.7  局部亮度增强 (LABB)
      8. 6.3.8  3D 眼镜操作
      9. 6.3.9  测试点支持
      10. 6.3.10 DMD 接口
        1. 6.3.10.1 SubLVDS (HS) 接口
    4. 6.4 器件功能模式
    5. 6.5 编程
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 设计要求
      2. 7.2.2 详细设计过程
      3. 7.2.3 应用曲线
  9. 8 电源相关建议
    1. 8.1 PLL 设计注意事项
    2. 8.2 系统上电和断电序列
    3. 8.3 上电初始化序列
    4. 8.4 DMD 快速停止控制 (PARKZ)
    5. 8.5 热插拔 I/O 使用
  10. 9 布局
    1. 9.1 布局指南
      1. 9.1.1 PLL 电源布局
      2. 9.1.2 基准时钟布局
        1. 9.1.2.1 建议的晶体振荡器配置
      3. 9.1.3 未使用的引脚
      4. 9.1.4 DMD 控制和 SubLVDS 信号
      5. 9.1.5 布局变更
      6. 9.1.6 残桩
      7. 9.1.7 端接
      8. 9.1.8 布线过孔
      9. 9.1.9 散热注意事项
    2. 9.2 布局示例
  11. 10器件和文档支持
    1. 10.1 器件支持
      1. 10.1.1 第三方产品免责声明
      2. 10.1.2 器件命名规则
        1. 10.1.2.1 器件标识
      3. 10.1.3 视频时序参数定义
    2. 10.2 文档支持
    3. 10.3 接收文档更新通知
    4. 10.4 支持资源
    5. 10.5 商标
    6. 10.6 静电放电警告
    7. 10.7 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

8.2 系统上电和断电序列

尽管 DLPC34xx 控制器需要一系列电源电压引脚（例如 VDD、VDDLP12、VDD_PLLM/D、VCC18、VCC_FLSH 和 VCC_INTF），如果 VDDLP12 连接到 1.1V VDD 电源（假定为典型配置），则对于电源时序的相对顺序没有限制，以免损坏 DLPC34xx 控制器（这在上电和断电情况下都适用）。如果 VDDLP12 连接到 1.1V VDD 电源，则控制器在上电和断电之间不需要最短延迟时间。

但是，如果 VDDLP12 引脚未连接到 VDD 电源，则只有在 VDD 电源上电后才能为 VDDLP12 引脚上电。按照类似的顺序，必须在 VDD 电源断电之前将 VDDLP12 引脚断电。如果 VDDLP12 引脚未连接到 VDD，则必须在 VDDLP12 引脚和 VDD 电源引脚之间的 100ms 内通电或断电。

尽管在遵循上述电源时序规则时不会损坏 DLPC34xx 控制器的风险，但必须考虑这些额外的电源时序建议以确保系统正常运行：

  • 为了确保 DLPC34xx 控制器输出信号状态按预期运行，建议在施加 VDD 内核电源时保持施加所有控制器 I/O 电源。如果在施加 I/O 电源 (VCC_INTF) 时移除了 VDD 内核电源，则与无效 I/O 电源相关的输出信号状态将进入高阻抗状态。
  • 由于与 DLPC34xx 控制器共享电源的器件（例如 PMIC 和 DMD）可能存在额外的电源时序规则，因此这些器件可能会强制要求额外的系统电源时序。

图 8-1、图 8-2 和图 8-3 显示了典型 DLPC34xx 系统的 DLPC34xx 加电序列、正常的停止断电序列和快速停止断电序列。

当施加 VDD 内核电源，但未施加 I/O 电源时，控制器可能会消耗额外的漏电流。此漏电流不会影响 DLPC34xx 控制器的正常运行或可靠性。

注：

在正常停止期间，建议在 PROJ_ON 变为低电平后将 SYSPWR 保持在规格范围内至少达 50ms。这是为了能够停止 DMD 并使电源轨安全断电。50ms 后，可关闭 SYSPWR。如果使用了 DLPA200x，还建议在 PROJ_ON 变为低电平后将馈入 DLPA200x 负载开关的 1.8V 电源保持在规格范围内至少达 50ms。

DLPC3479 系统上电波形（采用 DLPA3000）
A. SYSPWR 施加到 PMIC。所有其他电压轨均来自 SYSPWR。
B. 所有电源均达到其规定标称值的 95%。请注意，如果 HOST_IRQ 被上拉至另一个外部电源，其可能会更快地变为高电平。
C. RESETZ 被置为无效（变为高电平）的点。这指示控制器自动初始化例程的开始。
D. HOST_IRQ 变为低电平，以指示初始化已完成。
E. 如果 VDDLP12 由单独的电源供电，则必须在 VDD 之后上电。
F. 在加电之前，允许 PLL_REFCLK 处于活动状态。
G. PLL_REFCLK 必须在施加所有电源后的 5ms 内保持稳定。对于外部振荡器应用，这取决于振荡器，对于晶体应用，这取决于晶体和控制器振荡器单元。
H. 在 RESETZ 释放之前，PARKZ 必须处于高电平以支持自动初始化。在电源符合规格后，RESETZ 也必须保持低电平至少 5ms。
I. 在 HOST_IRQ 变为低电平以指示自动初始化完成之前，I2C 活动无法开始。
图 8-1 系统上电波形（采用 DLPA3000）
DLPC3479 正常停止断电波形
A. PROJ_ON 变为低电平以开始断电序列。
B. 控制器完成 DMD 停止。
C. RESETZ 被置为有效，导致 HOST_IRQ 被拉至高电平。
D. 所有控制器电源都关闭。
E. 现在已移除 SYSPWR，表明所有其他电源均已关闭。
F. 必须在 PROJ_ON 被置为无效（变为低电平）之前停止 I2C 活动。
G. 在 PROJ_ON 被置为无效（变为低电平）后的 20ms 内，DMD 将停止。在 PROJ_ON 被置为无效（变为低电平）后，VDD、VDD_PLLM/D、VCC18、VCC_INITF 和 VCC_FLSH 电源以及 PLL_REFCLK 必须保持在规格范围内至少 20ms。然而，20ms 不满足整个芯片组的典型关断时序要求。因此，建议遵循附注 (c)。
H. 建议在 PROJ_ON 被置为无效（变为低电平）后 50ms 内不要关闭 SYSPWR。这次可以停止 DMD、关闭控制器并关闭 PMIC 电源。
图 8-2 正常停止断电波形
DLPC3479 快速停止断电波形
A. 检测到故障（在此示例中，PMIC 检测到 UVLO 情况），PARKZ 被置为有效（变为低电平），以指示控制器启动 DMD 快速停止。
B. 控制器完成快速停止过程。
C. RESETZ 被置为有效，使控制器处于复位状态，从而将 HOST_IRQ 拉至高电平。
D. 最终，来自 SYSPWR 的所有电源都会崩溃。
E. VDD、VDD_PLLM/D、VCC18、VCC_INITF 和 VCC_FLSH 电源以及 PLL_REFCLK 必须在 PARKZ 被置为有效（变为低电平）后保持在规格范围内至少达到 32µs。
F. VCC18 必须保持足够长的规格时间，以满足 DMD 数据表中定义的 DMD 电源时序要求。另请参阅 DLPAxxxx 数据表，以了解更多信息。
图 8-3 快速停止断电波形