ZHCSQT2B March   2024  – November 2024 ADS127L14 , ADS127L18

PRODMIX  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 开关特性
    8. 5.8 时序图
    9. 5.9 典型特性
  7. 6 参数测量信息
    1. 6.1  失调电压误差测量
    2. 6.2  温漂测量
    3. 6.3  增益误差测量
    4. 6.4  增益漂移测量
    5. 6.5  NMRR 测量
    6. 6.6  CMRR 测量
    7. 6.7  PSRR 测量
    8. 6.8  SNR 测量
    9. 6.9  INL 误差测量
    10. 6.10 THD 测量
    11. 6.11 IMD 测量
    12. 6.12 SFDR 测量
    13. 6.13 噪声性能
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 模拟输入（AINP、AINN）
        1. 7.3.1.1 输入范围
      2. 7.3.2 基准电压（REFP、REFN）
        1. 7.3.2.1 基准电压范围
      3. 7.3.3 时钟运行
        1. 7.3.3.1 时钟分频器
        2. 7.3.3.2 内部振荡器
        3. 7.3.3.3 外部时钟
      4. 7.3.4 上电复位 (POR)
      5. 7.3.5 VCM 输出电压
      6. 7.3.6 GPIO
      7. 7.3.7 调制器
      8. 7.3.8 数字滤波器
        1. 7.3.8.1 宽带滤波器
        2. 7.3.8.2 低延迟滤波器 (Sinc)
          1. 7.3.8.2.1 Sinc4 滤波器
          2. 7.3.8.2.2 Sinc4 + Sinc1 级联滤波器
          3. 7.3.8.2.3 Sinc3 滤波器
          4. 7.3.8.2.4 Sinc3 + Sinc1 滤波器
    4. 7.4 器件功能模式
      1. 7.4.1  复位
        1. 7.4.1.1 RESET 引脚
        2. 7.4.1.2 通过 SPI 寄存器进行复位
        3. 7.4.1.3 通过 SPI 输入模式进行复位
      2. 7.4.2  空闲和待机模式
      3. 7.4.3  断电
      4. 7.4.4  速度模式
      5. 7.4.5  同步
        1. 7.4.5.1 同步控制模式
        2. 7.4.5.2 启动/停止控制模式
      6. 7.4.6  转换开始延迟时间
      7. 7.4.7  校准
        1. 7.4.7.1 偏移校准寄存器
        2. 7.4.7.2 增益校准寄存器
        3. 7.4.7.3 校准过程
      8. 7.4.8  数据平均
      9. 7.4.9  诊断
        1. 7.4.9.1 ERROR 引脚和 ERR_FLAG 位
        2. 7.4.9.2 SPI CRC
        3. 7.4.9.3 寄存器映射 CRC
        4. 7.4.9.4 ADC 误差
        5. 7.4.9.5 SPI 地址范围
        6. 7.4.9.6 SCLK 计数器
        7. 7.4.9.7 时钟计数器
        8. 7.4.9.8 帧同步 CRC
        9. 7.4.9.9 自检
      10. 7.4.10 帧同步数据端口
        1. 7.4.10.1  数据包
        2. 7.4.10.2  数据格式
        3. 7.4.10.3  STATUS_DP 标头字节
        4. 7.4.10.4  FSYNC 引脚
        5. 7.4.10.5  DCLK 引脚
        6. 7.4.10.6  DOUTx 引脚
        7. 7.4.10.7  DINx 引脚
        8. 7.4.10.8  时分多路复用
        9. 7.4.10.9  菊花链
        10. 7.4.10.10 DOUTx 时序
    5. 7.5 编程
      1. 7.5.1 硬件编程
      2. 7.5.2 SPI 编程
        1. 7.5.2.1 片选 (CS)
        2. 7.5.2.2 串行时钟 (SCLK)
        3. 7.5.2.3 串行数据输入 (SDI)
        4. 7.5.2.4 串行数据输出 (SDO)
      3. 7.5.3 SPI 帧
      4. 7.5.4 命令
        1. 7.5.4.1 写入寄存器命令
        2. 7.5.4.2 读取寄存器命令
      5. 7.5.5 SPI 菊花链
  9. 8 寄存器映射
  10. 9 应用和实施
    1. 9.1 应用信息
      1. 9.1.1 输入驱动器
      2. 9.1.2 抗混叠滤波器
      3. 9.1.3 基准电压
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
      3. 9.2.3 应用曲线
    3. 9.3 电源相关建议
      1. 9.3.1 AVDD1 和 AVSS
      2. 9.3.2 AVDD2
      3. 9.3.3 IOVDD
      4. 9.3.4 CAPA 和 CAPD
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息
    1. 12.1 机械数据

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.6 时序要求

1.65V ≤ IOVDD ≤ 1.95V，在工作环境温度范围内（除非另有说明）
最小值 最大值 单位
时钟
tc(CLKIN) CLKIN 周期 15 2000 ns
tw(CLKINL) 脉冲持续时间，CLKIN 低电平 6.5 ns
tw(CLKINH) 脉冲持续时间，CLKIN 高电平 6.5 ns
tc(CLK) (1) ADC 时钟周期，最大速度模式 29.7 2000 ns
ADC 时钟周期，高速模式 38 2000
ADC 时钟周期，中速模式 76 2000
ADC 时钟周期，低速模式 304 2000
tw(CLKL) 脉冲持续时间，CLK 低电平，最大速度模式 13.2 ns
脉冲持续时间，CLK 低电平，高速模式 17
脉冲持续时间，CLK 低电平，中速模式 34
脉冲持续时间，CLK 低电平，低速模式 128
tw(CLKH) 脉冲持续时间，CLK 高电平，最大速度模式 13.2 ns
脉冲持续时间，CLK 高电平，高速模式 17
脉冲持续时间，CLK 高电平，中速模式 34
脉冲持续时间，CLK 高电平，低速模式 128
帧同步（数据端口）
tc(DCLK) DCLK 周期，独立运行模式 15 ns
DCLK 周期，菊花链运行模式 29.7 ns
SPI（配置端口）
tc(SCLK) SCLK 周期 75 ns
tw(SCL) 脉冲持续时间，SCLK 低电平 25 ns
tw(SCH) 脉冲持续时间，SCLK 高电平 25 ns
td(CSSC) 延迟时间，CS 下降沿后的第一个 SCLK 上升沿 20 ns
tsu(DI) 建立时间，SCLK 下降沿前的 SDI 有效 6 ns
th(DI) 保持时间，SDI 在 SCLK 下降沿后有效 8 ns
td(SCCS) 延迟时间，最后一个 SCLK 下降沿后的 CS 上升沿 20 ns
tw(CSH) 脉冲持续时间，CS 为高电平 20 ns
START 引脚
tw(STL) 脉冲持续时间，START 低电平 4 tCLK
tw(STH) 脉冲持续时间，START 高电平 4 tCLK
tsu(STCL) 建立时间，START 上升沿在 CLKIN 上升沿之前 (2) 4 ns
th(STCL) 保持时间，START 上升沿在 CLKIN 上升沿之后 (2) 6 ns
tsu(STFS) 建立时间，START 下降沿或 STOP 位设置在 FSYNC 上升沿之前，旨在停止下一次转换（启动/停止转换模式） 24 tCLK
RESET 引脚
tw(RSL) 脉冲持续时间，RESET 低电平 4 tCLK
(1) fCLK 是主 ADC 时钟。
(2) 为了避免同步的不确定性，应避免在建立时间和保持时间规格之间将 START 驱动为高电平。